存储器胞与存储器胞阵列及其相关操作方法技术

本发明专利技术为一种存储器胞与存储器胞阵列及其相关操作方法。该存储器胞包括：一锁存器、二反熔丝元件与二选择晶体管。锁存器连接于第一节点与第二节点，并接收第一电源电压与第二电源电压。锁存器根据致能线电压来被致能或者被禁能。第一反熔丝元件连接至第一节点与反熔丝控制线。第二反熔丝元件连接至第二节点与反熔丝控制线。第一选择晶体管的栅端连接至字线，第一漏源端连接至第一节点，第二漏源端连接至位线。第二选择晶体管的栅端连接至字线，第一漏源端连接至第二节点，第二漏源端连接至反相位线。

【技术实现步骤摘要】
存储器胞与存储器胞阵列及其相关操作方法
本专利技术涉及一种存储器胞与存储器胞阵列及其相关操作方法，且特别涉及一种由非易失性存储器元件(non-volatilememoryelement)与易失性存储器元件(volatilememoryelement)所组成的存储器胞与存储器胞阵列及其相关操作方法。
技术介绍
众所周知，存储器可以存储数据。而存储器可区分为非易失性存储器与易失性存储器。当供应至易失性存储器的电源关闭时，易失性存储器中存储的数据会消失。动态随机存取存储器(DRAM)与静态随机存取存储器(SRAM)即属于易失性存储器。再者，非易失性存储器于供应的电源关闭时，非易失性存储器仍可继续保存内部的数据而不会消失。快闪存储器(flashmemory)与电阻性随机存取存储器(RRAM)即属于非易失性存储器。一般来说，非易失性存储器的存取速度较慢，需要较高的操作电压。而易失性存储器的存取速度快，且具有低操作电压的优点。
技术实现思路
本专利技术的目的在于提出一种全新架构的存储器胞及其相关的存储器胞阵列。本专利技术的存储器胞中包括非易失性存储器元件与易失性存储器元件，可选择性地作为非易失性存储器来使用，或者作为易失性存储器来使用。本专利技术为一种存储器胞，包括一锁存器，接收一第一电源电压与一第二电源电压，该锁存器连接于一第一节点与一第二节点，其中该锁存器连接至一致能线，并根据一致能线电压来致能或者禁能该锁存器；一第一反熔丝元件，连接至该第一节点与一反熔丝控制线；一第二反熔丝元件，连接至该第二节点与该反熔丝控制线；一第一选择晶体管，具有一栅端连接至一字线，一第一漏源端连接至该第一节点，一第二漏源端连接至一位线；以及一第二选择晶体管，具有一栅端连接至该字线，一第一漏源端连接至该第二节点，一第二漏源端连接至一反相位线。本专利技术为一种上述存储器胞的操作方法，包括下列步骤：在一编程动作前，预充电该位线与该反相位线，不动作该第一反熔丝元件与该第二反熔丝元件，关闭该第一选择晶体管与该第二选择晶体管，与禁能该锁存器；在该编程动作的一第一时间区间，暂时地开启该第一选择晶体管与该第二选择晶体管，用以预充电该锁存器的该节点a与该节点b；在该编程动作的一第二时间区间，提供一第一电压至该反熔丝控制线，并开启该第一选择晶体管与该第二选择晶体管；以及在该编程动作的该第二时间区间后，当互补的电平提供至该位线与该反相位线时，编程该第一反熔丝元件与该第二反熔丝元件，使得该第一反熔丝元件与该第二反熔丝元件存储互补的数据。本专利技术为一种上述存储器胞的操作方法，包括下列步骤：在一载入动作前，充电该位线与该反相位线至一第一电平，不动作该第一反熔丝元件与该第二反熔丝元件，关闭该第一选择晶体管与该第二选择晶体管，不提供该第一电源电压至该锁存器；在该载入动作的一第一时间区间，暂时地开启该第一选择晶体管与该第二选择晶体管，以充电该锁存器的该节点a与该节点b至该第一电平；在该载入动作的一第二时间区间，提供一第一电压至该反熔丝控制线；以及，在该载入动作的该第二时间区间后，当该第一电源电压提供至该锁存器使得该锁存器致能时，传送该第一反熔丝元件与该第二反熔丝元件中所存储互补的数据至该锁存器的该节点a与该节点b。本专利技术为一种存储器胞阵列，包括：多个存储器胞排列成该存储器胞阵列，且每一该存储器胞包括：一锁存器，接收一第一电源电压与一第二电源电压，该锁存器连接于一第一节点与一第二节点，其中该锁存器具有一致能线，并根据一致能线电压来致能或者禁能该锁存器；一第一反熔丝元件，具有一反熔丝控制线，并连接至该第一节点；一第二反熔丝元件，连接至该第二节点与该反熔丝控制线；一第一选择晶体管，具有一栅端连接至一字线，一第一漏源端连接至该第一节点，一第二漏源端连接至一位线；以及一第二选择晶体管，具有一栅端连接至该字线，一第一漏源端连接至该第二节点，一第二漏源端连接至一反相位线。为了对本专利技术的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下：附图说明图1为本专利技术存储器胞示意图。图2A与图2B为本专利技术存储器胞的第一实施例与相关信号示意图。图3A与图3B为本专利技术存储器胞的第二实施例与相关信号示意图。图4A与图4B为本专利技术存储器胞的第三实施例与相关信号示意图。图5为本专利技术第三实施例存储器胞进行编程动作时的信号控制流程示意图。图6为本专利技术第三实施例存储器胞进行载入动作时的信号控制流程示意图。图7为本专利技术存储器胞阵列示意图。图8为本专利技术的存储器模块示意图。【符号说明】100、200、300、400：存储器胞110、210、310、410：锁存器120、130、220、230、320、330、420、430：反熔丝元件211、213：反相器700：存储器胞阵列800：存储器模块810：解码电路820：控制电路830：阵列结构830、832、834：阵列结构840：Y多工器850：感测放大器与写入缓冲器具体实施方式请参照图1其所绘示为本专利技术存储器胞示意图。存储器胞100中包括：一锁存器(latch)110、二反熔丝元件(antifuseelement)120、130、与二选择晶体管(selecttransistor)Ms1、Ms2。二个反熔丝元件120与130组成差动的反熔丝元件(differentialantifuseelement)。亦即，二个反熔丝元件120与130可被编程(program)为存储互补的数据。举例来说，反熔丝元件120存储数据“1”(视为低电阻的存储状态)，反熔丝元件130存储数据“0”(视为高电阻的存储状态)。或者，反熔丝元件120存储数据“0”，反熔丝元件130存储数据“1”。其中，数据“1”与“0”代表不同的逻辑电平，而数据“1”与数据“0”仅是用来说明而已，并非用来限定本专利技术。反熔丝元件120连接至反熔丝控制线AF与节点a。反熔丝元件130连接至反熔丝控制线AF与节点b。锁存器110连接于节点a与节点b，且锁存器110接收电源电压Vdd与Vss。再者，锁存器110连接至一致能线EN，其可根据致能线EN上的电压来决定锁存器110被致能(enable)或者被禁能(disable)。选择晶体管Ms1栅极端连接至字线WL、第一漏源端连接至节点a、第二漏源端连接至位线BL。选择晶体管Ms2栅极端连接至字线WL、第一漏源端连接至节点b、第二漏源端连接至反相位线BLB。根据本专利技术的实施例，存储器胞100中的反熔丝元件120、130结合选择晶体管Ms1、Ms2即成为非易失性存储器。再者，锁存器110结合选择晶体管Ms1、Ms2即成为易失性存储器。以下详细介绍本专利技术的各种实施例及其动作原理。请参照图2A，其所绘示为本专利技术存储器胞的第一实施例。相同地，存储器胞200包括：锁存器210、反熔丝元件220、230、与选择晶体管Ms1、Ms2。锁存器210包括反相器(inverter)211、213与晶体管Men。反相器211输入端连接至节点a，输出端连接至节点b。反相器213输入端连接至节点b，输出端连接至节点a。反相器211、213接收电源电压Vdd。再者，晶体管Men栅极端连接至致能线EN，第一漏源端连接至节点c，第二漏源端接收电源电压Vss。基本上，晶体管Men根据致能线电压(enab本文档来自技高网...

【技术保护点】
1.一种存储器胞，包括：锁存器，接收第一电源电压与第二电源电压，该锁存器连接于第一节点与第二节点，其中该锁存器连接至致能线，并根据致能线电压来致能或者禁能该锁存器；第一反熔丝元件，连接至该第一节点与反熔丝控制线；第二反熔丝元件，连接至该第二节点与该反熔丝控制线；第一选择晶体管，具有栅端连接至字线，第一漏源端连接至该第一节点，第二漏源端连接至位线；以及第二选择晶体管，具有栅端连接至该字线，第一漏源端连接至该第二节点，第二漏源端连接至反相位线。

【技术特征摘要】
2017.04.27 US 62/490,612;2017.07.07 US 15/643,5251.一种存储器胞，包括：锁存器，接收第一电源电压与第二电源电压，该锁存器连接于第一节点与第二节点，其中该锁存器连接至致能线，并根据致能线电压来致能或者禁能该锁存器；第一反熔丝元件，连接至该第一节点与反熔丝控制线；第二反熔丝元件，连接至该第二节点与该反熔丝控制线；第一选择晶体管，具有栅端连接至字线，第一漏源端连接至该第一节点，第二漏源端连接至位线；以及第二选择晶体管，具有栅端连接至该字线，第一漏源端连接至该第二节点，第二漏源端连接至反相位线。2.如权利要求1所述的存储器胞，其中该锁存器包括：第一反相器，接收该第一电源电压，并具有输入端连接至该第一节点以及输出端连接至该第二节点；第二反相器，接收该第一电源电压，并具有输入端连接至该第二节点以及输出端连接至该第一节点；致能晶体管，具有栅极端连接至该致能线，第一漏源端连接至第三节点，第二漏源端接收该第二电源电压；其中，该致能晶体管根据该致能线电压将该第二电源电压传递至该第一反相器与该第二反相器。3.如权利要求1所述的存储器胞，其中该锁存器包括：第一电阻，具有第一端接收该第一电源电压，第二端连接至该第二节点；第二电阻，具有第一端接收该第一电源电压，第二端连接至该第一节点；第一n型晶体管，具有栅极端连接至该第一节点，第一漏源端连接至该第二节点，第二漏源端连接至第三节点；第二n型晶体管，具有栅极端连接至该第二节点，第一漏源端连接至该第一节点，第二漏源端连接至该第三节点；以及致能晶体管，具有栅极端连接至该致能线，第一漏源端连接至该第三节点，第二漏源端接收该第二电源电压。4.如权利要求1所述的存储器胞，其中该锁存器包括：第一p型晶体管，具有栅极端连接至该第一节点，第一漏源端接收该第一电源电压，第二漏源端连接至该第二节点；第二p型晶体管，具有栅极端连接至该第二节点，第一漏源端接收该第一电源电压，第二漏源端连接至该第一节点；第一n型晶体管，具有栅极端连接至该第一节点，第一漏源端连接至该第二节点，第二漏源端连接至第三节点；第二n型晶体管，具有栅极端连接至该第二节点，第一漏源端连接至该第一节点，第二漏源端连接至该第三节点；以及致能晶体管，具有栅极端连接至该致能线，第一漏源端连接至该第三节点，第二漏源端接收该第二电源电压。5.如权利要求1所述的存储器胞，其中该第一反熔丝元件包括：反熔丝晶体管，具有栅极端连接至该反熔丝控制线，第一漏源端连接至该第一节点，其中当该反熔丝晶体管的该栅极端与该第一漏源端之间的电压差超过一耐压值时，该反熔丝晶体管的栅极氧化层破裂。6.如权利要求1所述的存储器胞，其中该第一反熔丝元件包括：反熔丝晶体管，具有栅极端连接至该反熔丝控制线，第一漏源端连接至该第一节点，其中该反熔丝晶体管的栅极氧化层包括第一部分与第二部分，且该第一部分的厚度大于该第二部分的厚度；其中，当该反熔丝晶体管的该栅极端与该第一漏源端之间的电压差超过一耐压值时，该栅极氧化层的该第二部分破裂。7.如权利要求1所述的存储器胞，其中该第一反熔丝元件包括：反熔丝晶体管，具有栅极端连接至该反熔丝控制线，第一漏源端；隔离晶体管，具有栅极端连接至隔离控制线，第一漏源端连接至该反熔丝晶体管的该第一漏源端，第二漏源端连接至该第一节点；其中，当该反熔丝晶体管的该栅极端与该第一漏源端之间的电压差超过一耐压值时，反熔丝晶体管的栅极氧化层破裂。8....

【专利技术属性】
技术研发人员：林俊宏，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：中国台湾,71