多位非易失性随机存取存储器单元制造技术

公开了多位非易失性随机存取存储器单元。该多位非易失性随机存取存储器单元可以包括易失性存储元件和非易失性存储电路。该非易失性存储电路可以包括连接到易失性存储元件的数据真值(DT)节点的至少一个第一通路晶体管和连接到易失性存储元件的数据补码(DC)节点的至少一个第二通路晶体管。该非易失性存储电路还可以包括多个非易失性存储元件。每个非易失性存储元件可以被配置为选择性地可经由该至少一个第一通路晶体管连接到易失性存储元件的DT节点，并且选择性地可经由该至少一个第二通路晶体管连接到易失性存储元件的DC节点，允许多位非易失性随机存取存储器单元每单元存储/调回多于一个数据位。

Multi bit nonvolatile random access memory cell

A multi bit non volatile random access memory cell is disclosed. The multi-bit nonvolatile random access memory unit may include volatile memory elements and nonvolatile memory circuits. The nonvolatile memory circuit may include at least one first-path transistor connected to a data truth value (DT) node of the volatile memory element and at least one second-path transistor connected to a data complement (DC) node of the volatile memory element. The nonvolatile memory circuit can also include a plurality of non-volatile memory elements. Each nonvolatile memory element may be configured to selectively connect to a DT node of the volatile memory element via the at least one first-path transistor, and selectively connect to a DC node of the volatile memory element via the at least one second-path transistor, allowing multiple nonvolatile random access memory The cell unit stores / restores more than one data bit per unit.

【技术实现步骤摘要】
【国外来华专利技术】多位非易失性随机存取存储器单元交叉引用本申请是2016年3月24日提交的美国专利申请第15/079,462号的国际申请，其要求2015年11月13日提交的美国临时申请第62/255,000号的权益和优先权。所述美国专利申请第15/079,462号和美国临时申请第62/255,000号通过引用整体并入本文。
本公开一般涉及数据存储设备领域，并且具体涉及非易失性静态随机存取存储器设备。
技术介绍
非易失性静态随机存取存储器(nvSRAM)是一种非易失性随机存取存储器。nvSRAM典型地包括多个nvSRAM单元。nvSRAM单元典型地包括被配置为促进读取和写入操作的静态随机存取存储器(SRAM)以及被配置为促进存储和调回(recall)操作的非易失性存储电路。例如，存储操作可以将来自nvSRAM单元的SRAM的数据存储到nvSRAM单元的非易失性存储电路。另一方面，调回操作可以从nvSRAM单元的非易失性存储电路中取回数据，并将取回到的数据加载到nvSRAM单元的SRAM中。
技术实现思路
本公开的实施例涉及一种装置。该装置可以包括具有数据真值(DT)节点和数据补码(DC)节点的易失性存储元件。该装置还可以包括非易失性存储电路。该非易失性存储电路可以包括连接到易失性存储元件的DT节点的至少一个第一通路晶体管和连接到易失性存储元件的DC节点的至少一个第二通路晶体管。该非易失性存储电路还可以包括多个非易失性存储元件。每个非易失性存储元件可以被配置为选择性地可经由该至少一个第一通路晶体管连接到易失性存储元件的DT节点，并且选择性地可经由该至少一个第二通路晶体管连接到易失性存储元件的DC节点。本公开的进一步的实施例涉及一种系统。该系统可以包括处理器和被配置为为处理器提供数据存储的非易失性存储器设备。该非易失性存储器设备可以包括多个非易失性存储器单元。每个非易失性存储器单元可以包括具有DT节点和DC节点的易失性存储元件。每个非易失性存储器单元还可以包括非易失性存储电路。该非易失性存储电路可以包括连接到易失性存储元件的DT节点的至少一个第一开关元件和连接到易失性存储元件的DC节点的至少一个第二开关元件。该非易失性存储电路还可以包括多个非易失性存储元件。每个非易失性存储元件可以被配置为选择性地可经由该至少一个第一开关元件连接到易失性存储元件的DT节点，并且选择性地可经由该至少一个第二开关元件连接到易失性存储元件的DC节点。本公开的附加实施例涉及一种方法。该方法可以包括：建立在多个非易失性存储元件中的第一非易失性存储元件与易失性存储元件的DT节点之间的第一数据存储路径；利用该第一数据存储路径基于存储在易失性存储元件中的数据来对第一非易失性存储元件编程；建立在多个非易失性存储元件中的第二非易失性存储元件与易失性存储元件的DT节点之间的第二数据存储路径；以及利用该第二数据存储路径基于存储在易失性存储元件中的数据对第二非易失性存储元件编程。将理解的是，前面的一般性描述和下面的详细描述仅是举例和解释性的，并不一定限制本公开。并入说明书并构成说明书一部分的附图示出本公开的主题。描述和附图一起用于解释本公开的原理。附图说明本领域技术人员通过参考附图可以更好地理解本公开的众多优点，其中：图1是描绘多位非易失性随机存取存储器单元的实施例的电路图；图2是描绘在存储操作期间执行的示例处理的基于时间的流程图；图3是描绘在存储操作期间执行的示例处理的另一基于时间的流程图；图4是描述在调回操作期间执行的示例处理的电路图；图5是描述在调回操作期间执行的示例处理的流程图；图6是描绘另一多位非易失性随机存取存储器单元的实施例的电路图；图7是描绘另一多位非易失性随机存取存储器单元的实施例的电路图；以及图8是描绘利用多位非易失性随机存取存储器的实施例的系统的框图。具体实施方式现在将详细参考在附图中示出的所公开的主题。根据本公开的实施例涉及多位非易失性随机存取存储器单元。多位非易失性随机存取存储器单元是能够每单元存储/调回多于一个数据位的随机存取存储器单元。大体上参考图1，示出了描绘根据本公开配置的多位非易失性随机存取存储器单元100的实施例的电路图。多位非易失性随机存取存储器单元100可以包括被配置为促进读取及写入操作的易失性存储元件102。易失性存储元件102可以利用任何合适的易失性存储器实施方式来配置。例如，如图1中所示，易失性存储元件102可以实施包括与第二晶体管108交叉耦合的第一晶体管106的静态随机存取存储器(SRAM)。易失性存储元件102还可以包括连接到第一晶体管106和第二晶体管108的数据真值(datatrue，DT)节点110和数据补码(datacomplement，DC)节点112。注意到，由于SRAM是本领域技术人员公知的，因此在本公开中不重复SRAM的详细操作。还注意到，为了例示性的目的，将SRAM用作易失性存储元件102的多位非易失性随机存取存储器单元100可以被称为多位nvSRAM单元100。然而，将理解，将SRAM用作易失性存储元件仅用于例示性的目的。可以预期的是，在不脱离本公开的精神和范围的情况下，代替SRAM(或除了SRAM之外)可以使用其它类型的易失性存储元件。多位非易失性随机存取存储器单元100还可以包括被配置为促进存储和调回操作的非易失性存储电路104。在读取和写入操作期间，多位非易失性随机存取存储器单元100的非易失性存储电路104可以与易失性存储元件102隔离。可以通过断开将非易失性存储电路104连接到DT节点110和DC节点112的(例如，被实施为通路晶体管的)开关元件124和126来实现该隔离。该隔离有效地允许多位非易失性随机存取存储器单元100用作用于读取和写入操作的易失性存储元件(例如，SRAM)。当需要存储易失性存储元件102中的数据时，可以使用多位非易失性随机存取存储器单元100的非易失性存储电路104。这可以被称为存储操作，如果数据主电压源丢失或下降到阈值以下，其可以被自动触发(可以被称为自动存储)。可替换地和/或额外地，存储操作可以基于某些预配置的基于硬件和/或基于软件的动作来触发。不管触发事件如何，一旦启动存储操作，可执行一系列动作来实行存储操作。在图1中所描绘的实施例中，多位非易失性随机存取存储器单元100的非易失性存储电路104包括分别连接到第一非易失性存储元件118和第二非易失性存储元件120的第一体(bulk)编程晶体管114和第二体编程晶体管116。第一非易失性存储元件118和第二非易失性存储元件120的每个包括能够俘获电荷的存储器件(例如，硅-氧化物-氮化物-氧化物-硅(SONOS)晶体管、浮置栅极等等)。第一非易失性存储元件118和第二非易失性存储元件120经由桥式晶体管122桥接在一起。桥式晶体管122被配置为选择性地将第一非易失性存储元件118或第二非易失性存储元件120中的一个连接到由第一非易失性存储元件118和第二非易失性存储元件120共享的DT节点通路晶体管124或DC节点通路晶体管126中的一个。选择性地将第一非易失性存储元件118或第二非易失性存储元件120中的一个连接到DT节点通路晶体管124或DC节点通路晶体管126中的一个的能力允许非易失性存储电路1本文档来自技高网...

【技术保护点】
1.一种装置，包括：易失性存储元件，所述易失性存储元件包括数据真值(DT)节点和数据补码(DC)节点；以及非易失性存储电路，所述非易失性存储电路包括连接到所述易失性存储元件的DT节点的至少一个第一通路晶体管和连接到所述易失性存储元件的DC节点的至少一个第二通路晶体管，所述非易失性存储电路还包括多个非易失性存储元件，所述多个非易失性存储元件中的每个非易失性存储元件被配置为选择性地可经由所述至少一个第一通路晶体管连接到所述易失性存储元件的DT节点，并且选择性地可经由所述至少一个第二通路晶体管连接到所述易失性存储元件的DC节点。

【技术特征摘要】
【国外来华专利技术】2015.11.13 US 62/255,000;2016.03.24 US 15/079,4621.一种装置，包括：易失性存储元件，所述易失性存储元件包括数据真值(DT)节点和数据补码(DC)节点；以及非易失性存储电路，所述非易失性存储电路包括连接到所述易失性存储元件的DT节点的至少一个第一通路晶体管和连接到所述易失性存储元件的DC节点的至少一个第二通路晶体管，所述非易失性存储电路还包括多个非易失性存储元件，所述多个非易失性存储元件中的每个非易失性存储元件被配置为选择性地可经由所述至少一个第一通路晶体管连接到所述易失性存储元件的DT节点，并且选择性地可经由所述至少一个第二通路晶体管连接到所述易失性存储元件的DC节点。2.如权利要求1所述的装置，其中所述多个非易失性存储元件包括两个非易失性存储元件，并且所述非易失性存储电路还包括：桥式晶体管，连接到所述两个非易失性存储元件，所述桥式晶体管被配置为选择性地将所述两个非易失性存储元件中的一个经由所述至少一个第一通路晶体管连接到所述易失性存储元件的DT节点，并经由所述至少一个第二通路晶体管连接到所述易失性存储元件的DC节点。3.如权利要求1所述的装置，其中所述至少一个第一通路晶体管包括串联连接到所述易失性存储元件的DT节点的第一组通路晶体管，所述至少一个第二通路晶体管包括串联连接到所述易失性存储元件的DC节点的第二组通路晶体管，并且所述多个非易失性存储元件包括连接到所述第一组通路晶体管和所述第二组通路晶体管的至少两个非易失性存储元件以形成晶体管的梯状网络。4.如权利要求3所述的装置，其中所述易失性存储元件包含静态随机存取存储器(SRAM)，并且其中所述晶体管的梯状网络分布在所述SRAM的至少两侧上。5.如权利要求4所述的装置，其中所述晶体管的梯状网络在所述SRAM的两个相对侧上对称分布。6.如权利要求1所述的装置，其中所述多个非易失性存储元件包括多个硅-氧化物-氮化物-氧化物-硅(SONOS)晶体管。7.如权利要求1所述的装置，其中所述非易失性存储电路被配置为将数据位从所述易失性存储元件存储到所述多个非易失性存储元件中的至少两个非易失性存储元件中以为所述非易失性存储电路提供数据冗余。8.如权利要求1所述的装置，其中所述非易失性存储电路被配置为当所述装置被供电时将数据位从所述易失性存储元件存储到所述多个非易失性存储元件中的第一非易失性存储元件，并且所述非易失性存储电路还被配置为当所述装置失去电力时将所述数据位从所述易失性存储元件存储到所述多个非易失性存储元件中的第二非易失性存储元件中。9.如权利要求1所述的装置，其中所述非易失性存储电路被配置为在所述多个非易失性存储元件之间交替数据存储以增加所述非易失性存储电路的耐久性。10.一种系统，包括：处理器；以及非易失性存储器设备，被配置为为所述处理器提供数据存储，所述非易失性存储器设备包括多个非易失性存储器单元，所述多个非易失性存储器单元中的每一个非易失性存储器单元包括：易失性存储元件，所述易失性存储元件包括数据真值(DT)节点和数据补码(DC)节点；和非易失性存储电路，所述非易失性存储电路包括连接到所述易失性存储元件的DT节点的至少一个第一开关元件和连接到所述易失性存储元件的DC节点的至少一个第二开关元件，所述非易失性存储电路还包...

【专利技术属性】
技术研发人员：J坦定甘，J艾伦，D斯蒂尔，J阿肖克库马尔，
申请(专利权)人：赛普拉斯半导体公司，
类型：发明
国别省市：美国,US