封装结构及其封装方法技术

一种封装结构及其封装方法，所述结构包括：提供载体半导体结构，包括载体衬底、位于载体衬底上的载体介质层，位于载体介质层内且顶部被所述载体介质层暴露出来的载体顶层导电层；提供顶部半导体结构，包括顶部衬底、位于顶部衬底上的第一介质层、位于第一介质层上的第零导电层，以及覆盖第一介质层和第零导电层的第二介质层，其中，所述第零导电层与所述载体顶层导电层的位置相对应；导电插塞，贯穿顶部衬底、第一介质层和第二介质层，导电插塞位于第零导电层一侧，且与第零导电层和载体顶层导电层相连接。本发明专利技术通过同一个导电插塞实现第零导电层和载体顶层导电层的电连接，封装技术更简单，且所述封装结构具有较高的器件集成度。

Encapsulation structure and packaging method

A packaging structure and method, the structure includes providing a carrier semiconductor structure includes a carrier substrate, located in the carrier medium layer on the carrier substrate, and the dielectric layer is located in the top carrier by the carrier carrier top conductive layer dielectric layer exposed; provide a semiconductor structure includes a top substrate, is located in the first medium the top layer and the substrate in the first dielectric layer on the conductive layer and the second zero, covering the dielectric layer, a first dielectric layer and the conductive layer is zero which corresponds to the zero position of the carrier and the top conductive layer of the conductive layer; the conductive plug, top substrate, a first dielectric layer and the second dielectric layer, a conductive plug is positioned on one side of the zero conductive layer and the conductive layer and zero conductive layer is connected with the top carrier. The invention realizes the electrical connection between the zero conductive layer and the top conductive layer of the carrier through the same conductive plug, and the encapsulation technology is simpler, and the packaging structure has higher device integration.

【技术实现步骤摘要】
封装结构及其封装方法
本专利技术涉及半导体领域，尤其涉及一种封装结构及其封装方法。
技术介绍
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。相应的，对集成电路的封装要求也日益提高，在多芯片组件(Multichip-Module，MCM)X、Y平面内的二维封装的基础上，沿Z方向堆叠的3D封装技术得到了充分发展，且所述3D封装技术具有更高密度。三维集成电路(3DIC：Three-DimensionalIntegratedCircuit)是利用先进的芯片堆叠技术制备而成，将具不同功能的芯片堆叠成具有三维结构的集成电路。相较于二维结构的集成电路，三维集成电路的堆叠技术不仅可使三维集成电路信号传递路径缩短，还可以使三维集成电路的运行速度加快，从而满足半导体器件更高性能、更小尺寸、更低功耗以及更多功能的需求。根据三维集成电路中芯片间连接方法的不同，使堆叠的芯片能互连的技术分为金属引线封装(WireBonding)、倒装芯片封装(WaferBonding)以及穿透硅通孔封装(ThroughSiliconVia，TSV)。其中，由于TSV封装技术具有能够使芯片在三维方向堆叠的密度增大、芯片之间的互连线缩短、外形尺寸减小，并且可以大大改善芯片速度和低功耗的性能，成为了三维集成电路中堆叠芯片实现互连的最常用的方法。但是，现有封装技术的工艺有待简化。
技术实现思路
本专利技术解决的问题是提供一种封装结构及其封装方法，简化现有封装技术的工艺。为解决上述问题，本专利技术提供一种封装结构，包括：载体半导体结构，包括载体衬底、位于所述载体衬底上方的载体介质层，以及位于所述载体介质层内的载体互连结构，所述载体互连结构包括顶部被所述载体介质层暴露出来的载体顶层导电层；顶部半导体结构，倒置键合于所述载体半导体结构上，包括顶部衬底、位于所述顶部衬底上的第一介质层、位于所述第一介质层上方的第零导电层，以及覆盖所述第一介质层和所述第零导电层的第二介质层，其中，所述第零导电层与所述载体顶层导电层的位置相对应；导电插塞，贯穿所述顶部衬底、第一介质层和第二介质层，所述导电插塞位于所述第零导电层一侧，且所述导电插塞与所述第零导电层和所述载体顶层导电层相连接。本专利技术还提供一种封装方法，包括：提供载体半导体结构，所述载体半导体结构包括载体衬底、位于所述载体衬底上方的载体介质层，以及位于所述载体介质层内的载体互连结构，所述载体互连结构包括顶部被所述载体介质层暴露出来的载体顶层导电层；提供顶部半导体结构，包括顶部衬底，所述顶部衬底包括正面以及与所述正面相对的背面，所述半导体结构还包括位于所述顶部衬底正面上的第一介质层、位于所述第一介质层上方的第零导电层，以及覆盖所述第一介质层和所述第零导电层的第二介质层；将所述顶部半导体结构倒置于所述载体半导体结构上，对所述顶部半导体结构和载体半导体结构进行键合工艺，其中，所述第零导电层与所述载体顶层导电层的位置相对应；沿所述顶部衬底的背面向正面依次刻蚀所述顶部衬底、第一介质层和第二介质层，在所述第零导电层一侧形成导电通孔，所述导电通孔露出所述第零导电层和载体顶层导电层；形成填充满所述导电通孔的导电插塞。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术所述的封装结构，可以通过位于所述第零导电层一侧的导电插塞，实现所述顶部半导体结构和载体半导体结构的电连接，相比分别通过与第零导电层和载体顶层导电层电连接的两个导电插塞、以及连接所述导电插塞的连接导电层的方案，所述封装技术更简单，且所述封装结构具有较高的器件集成度。本专利技术提供的封装方法，通过在第零导电层一侧形成导电通孔，所述导电通孔露出所述第零导电层和载体顶层导电层，在所述导电通孔中形成导电插塞后，所述导电插塞不仅与所述第零导电层相接触，还与所述载体顶层导电层相接触；从而可以通过同一个导电插塞实现所述第零导电层和载体顶层导电层的电连接；由于所述第零导电层用于实现所述顶部半导体结构内的电连接，所述载体顶层导电层用于实现所述载体半导体结构内的电连接，进而可以通过同一个导电插塞，实现封装后的顶部半导体结构和载体半导体之间的互连。相比分别形成与所述第零导电层和载体顶层导电层电连接的两个导电插塞，并再形成连接所述两个导电插塞的连接导电层的方案，本专利技术所述封装方法简化了封装技术的工艺。可选方案中，通过同一个导电插塞实现所述顶部半导体结构和载体半导体结构的互连，更能提高器件的集成度。可选方案中，在形成所述导电通孔时，可以采用同一道刻蚀工艺刻蚀所述第一介质层和第二介质层，从而可以简化工艺制程。附图说明图1是一种封装结构的结构示意图；图2是本专利技术封装结构一实施例的结构示意图；图3是本专利技术封装结构另一实施例的结构示意图；图4至图14是本专利技术封装方法一实施例中各步骤对应的结构示意图。具体实施方式由
技术介绍
可知，现有封装技术的工艺有待简化。结合封装结构的结构示意图分析其原因：参考图1，图1是一种封装结构的结构示意图。所述封装结构包括载体半导体结构(未标示)，以及倒置键合于所述载体半导体结构上的顶部半导体结构(未标示)。所述载体半导体结构包括载体衬底100、位于所述载体衬底100上方的载体介质层101、以及位于所述载体介质层101内的载体互连结构(未标示)，所述载体互连结构包括顶部被所述载体介质层101暴露出来的载体顶层导电层102。所述顶部半导体结构包括顶部衬底110，位于所述顶部衬底110上的第一介质层113，位于所述第一介质层113上方的第零导电层115，以及覆盖所述第一介质层113和第零导电层115的第二介质层116。所述封装结构还包括位于所述顶部半导体结构和载体半导体结构之间的粘合层108，所述粘合层108用于实现所述顶部半导体结构和载体半导体结构的键合，提高键合强度。其中，为了实现所述顶部半导体结构和载体半导体结构的互连封装，所述封装结构还包括第一导电插塞121和第二导电插塞122。具体地，所述第一导电插塞121贯穿所述顶部衬底110和第一介质层113并和所述第零导电层115相接触，以实现与所述半导体结构的电连接；所述第二导电插塞122贯穿所述顶部衬底110、第一介质层113、第二介质层116和粘合层108并和所述载体顶层导电层102相接触，以实现与所述载体半导体结构的电连接。然后再通过连接导电层123电连接所述第一导电插塞121和第二导电插塞122，最终实现所述半导体结构和载体半导体结构之间的互连。但是所述第一导电插塞121和第二导电插塞122的深度不同，需通过两步工艺形成，此外，还需另一工艺步骤形成所述连接导电层123，因此，现有封装技术的工艺较为复杂，且掩膜版成本较高。为了解决所述技术问题，本专利技术提供一种封装结构，包括：载体半导体结构，包括载体衬底、位于所述载体衬底上方的载体介质层，以及位于所述载体介质层内的载体互连结构，所述载体互连结构包括顶部被所述载体介质层暴露出来的载体顶层导电层；顶部半导体结构，倒置键合于所述载体半导体结构上，包括顶部衬底、位于所述顶部衬底上的第一介质层、位于所述第一介质层上方的第零导电层，以及覆盖所述第一介质层和所述第零导电层的第二介质层，其中，所述第零导电层与所述载体顶层导电层的位置相对应；导电插塞，贯穿所述顶部衬底、第一介质层和本文档来自技高网...

【技术保护点】
一种封装结构，其特征在于，包括：载体半导体结构，包括载体衬底、位于所述载体衬底上方的载体介质层，以及位于所述载体介质层内的载体互连结构，所述载体互连结构包括顶部被所述载体介质层暴露出来的载体顶层导电层；顶部半导体结构，倒置键合于所述载体半导体结构上，包括顶部衬底、位于所述顶部衬底上的第一介质层、位于所述第一介质层上方的第零导电层，以及覆盖所述第一介质层和所述第零导电层的第二介质层，其中，所述第零导电层与所述载体顶层导电层的位置相对应；导电插塞，贯穿所述顶部衬底、第一介质层和第二介质层，所述导电插塞位于所述第零导电层一侧，且所述导电插塞与所述第零导电层和所述载体顶层导电层相连接。

【技术特征摘要】
1.一种封装结构，其特征在于，包括：载体半导体结构，包括载体衬底、位于所述载体衬底上方的载体介质层，以及位于所述载体介质层内的载体互连结构，所述载体互连结构包括顶部被所述载体介质层暴露出来的载体顶层导电层；顶部半导体结构，倒置键合于所述载体半导体结构上，包括顶部衬底、位于所述顶部衬底上的第一介质层、位于所述第一介质层上方的第零导电层，以及覆盖所述第一介质层和所述第零导电层的第二介质层，其中，所述第零导电层与所述载体顶层导电层的位置相对应；导电插塞，贯穿所述顶部衬底、第一介质层和第二介质层，所述导电插塞位于所述第零导电层一侧，且所述导电插塞与所述第零导电层和所述载体顶层导电层相连接。2.如权利要求1所述的封装结构，其特征在于，所述第零导电层的材料为铜或铝。3.如权利要求1所述的封装结构，其特征在于，所述导电插塞包括贯穿所述顶部衬底和第一介质层的第一插塞部，以及贯穿所述第二介质层的第二插塞部；在平行于所述顶部衬底的方向上，所述第二插塞部的尺寸小于所述第一插塞部的尺寸；所述第二插塞部朝向所述第零导电层的侧壁与所述第零导电层相接触；所述第二插塞部背向所述第零导电层的侧壁与所述第一插塞部的侧壁相连。4.如权利要求3所述的封装结构，其特征在于，所述第二插塞部顶部尺寸为所述第一插塞部底部尺寸的1/3至2/3。5.如权利要求1所述的封装结构，其特征在于，所述导电插塞包括贯穿所述顶部衬底和第一介质层的第三插塞部，以及贯穿所述第二介质层的第四插塞部；所述第四插塞部的侧壁与所述第三插塞部的侧壁相连，所述第四插塞部朝向所述第零导电层的侧壁与所述第零导电层相接触。6.如权利要求1所述的封装结构，其特征在于，所述封装结构还包括：位于所述第二介质层和载体第二介质层之间的粘合层；所述导电插塞还贯穿所述粘合层。7.如权利要求1所述的封装结构，其特征在于，所述封装结构还包括：位于所述导电插塞与所述顶部衬底、第一介质层之间的刻蚀保护层。8.如权利要求7所述的封装结构，其特征在于，所述刻蚀保护层的材料为氧化硅、氮化硅或氮氧化硅。9.如权利要求7所述的封装结构，其特征在于，所述刻蚀保护层的厚度为至10.一种封装方法，其特征在于，包括：提供载体半导体结构，所述载体半导体结构包括载体衬底、位于所述载体衬底上方的载体介质层，以及位于所述载体介质层内的载体互连结构，所述载体互连结构包括顶部被所述载体介质层暴露出来的载体顶层导电层；提供顶部半导体结构，包括顶部衬底，所述顶部衬底包括正面以及与所述正面相对的背面，所述半导体结构还包括位于所述顶部衬底正面上的第一介质层、位于所述第一介质层上方的第零导电层，以及覆盖所述第一介质层和所述第零导电层的第二介质层；将所述顶部半导体结构倒置于所述载体半导体结构上，对所述顶部半导体结构和载体半导体结构进行键合工艺，其中，所述第零导电层与所述载体顶层导电层的位置相对应；沿所述顶部衬底的背面向正面依次刻蚀所述顶部衬底、...

【专利技术属性】
技术研发人员：王冲，张海芳，刘煊杰，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31