非易失性存储器的制造方法及非易失性存储器技术

本发明专利技术的实施例提供了一种制造非易失性存储器的方法。提供包括第一区域和位于第一区域的外围处的第二区域的衬底。在衬底的第一区域上形成多个堆叠结构。在衬底的第二区域上形成壁结构。在衬底上方形成导电层。在导电层上方形成底部抗反射涂层。回蚀刻底部抗反射涂层和导电层。图案化导电层。本发明专利技术的实施例还提供了一种非易失性存储器。

【技术实现步骤摘要】
非易失性存储器的制造方法及非易失性存储器
本专利技术的实施例涉及半导体领域，更具体地涉及非易失性存储器的制造方法及非易失性存储器。
技术介绍
非易失性存储器是一种存储器，其具有允许多数据存储、读取或擦除操作的优势。即使切断施加至器件的电源，也将会保持存储在非易失性存储器中的数据。非易失性存储器已经成为个人计算机和电子设备中广泛采用的存储器件。随着科学技术的快速发展，半导体器件的集成水平增强，并且因此需要进一步降低各种存储器件的尺寸。关于降低存储器件的尺寸，期望增加存储器单元的可靠性，以进一步增强器件性能并且降低生产成本。
技术实现思路
本专利技术的实施例提供了一种非易失性存储器的制造方法，包括：提供衬底，所述衬底包括第一区域和定位在所述第一区域的外围处的第二区域；在所述衬底的第一区域上形成多个堆叠结构；在所述衬底的第二区域上形成壁结构；在所述衬底上方形成导电层；在所述导电层上方形成底部抗反射涂层；回蚀刻所述底部抗反射涂层和所述导电层；以及图案化所述导电层。本专利技术的实施例还提供了一种非易失性存储器的制造方法，包括：提供衬底，所述衬底包括第一区域和定位在所述第一区域的外围处的第二区域；在所述衬底上方相继形成第一介电层、第一导电层、第二介电层和第二导电层；图案化所述第二导电层、所述第二介电层、所述第一导电层和所述第一介电层，以在所述衬底的第一区域上形成至少两个堆叠结构并且在所述衬底的第二区域上形成多个壁结构；在所述衬底上方形成第三导电层；在所述第三导电层上方形成底部抗反射涂层；回蚀刻所述底部抗反射涂层和所述第三导电层；以及图案化所述第三导电层以在所述至少两个堆叠结构之间形成擦除栅极并且在所述至少两个堆叠结构外部的侧壁上分别形成两条字线。本专利技术的实施例还提供了一种非易失性存储器，包括：多个存储器单元，定位在衬底的第一区域上；以及壁结构，定位在所述衬底的第二区域上，其中，所述第二区域定位在所述衬底的第一区域的外围处。附图说明当结合附图进行阅读时，根据下面详细的描述可以最好地理解本专利技术的各个实施例。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。图1是根据本专利技术的一些实施例的示出了非易失性存储器的制造方法的工艺步骤的示例性流程图。图2是根据本专利技术的一些实施例的示出了非易失性存储器的顶视图。图3A至图3E是根据本专利技术的一些实施例的示出了制造方法的各个阶段中的沿着图2的线A-A'截取的非易失性存储器的截面图。图4A至图4E是根据本专利技术的一些实施例的示出了制造方法的各个阶段中的沿着图2的线B-B'截取的非易失性存储器的截面图。图5A至图5E是根据本专利技术的一些实施例的示出了制造方法的各个阶段中的沿着图2的线C-C'截取的非易失性存储器的截面图。图6是根据本专利技术的一些实施例的示出了非易失性存储器的顶视图。具体实施方式以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本专利技术。当然，这些仅是实例并且不意欲限制本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本专利技术在各个实例中可以重复参考数字和/或字母。这种重复是为了简明和清楚，但是其本身没有指明所讨论的各个实施例和/或配置之间的关系。此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。本专利技术的实施例描述了非易失性存储器的示例性制造工艺以及由该工艺制造的非易失性存储器。在本专利技术的特定实施例中，非易失性存储器可以形成在块状硅衬底上。此外，可选地，非易失性存储器可以形成在绝缘体上硅(SOI)衬底上或者绝缘体上锗(GOI)衬底上。此外，根据一些实施例，硅衬底可以包括其他导电层或其他半导体元件，诸如晶体管、二极管等。实施例不用于限制上下文。根据实施例，图1是示出了用于制造非易失性存储器的方法的工艺步骤的示例性流程图。图1中示出的工艺流程的各个工艺步骤可以包括下文讨论的多个工艺步骤。图2是根据本专利技术的一些实施例的示出了非易失性存储器的顶视图。图3A至图3E是根据本专利技术的一些实施例的示出了制造方法的各个阶段中的沿着图2的线A-A'截取的非易失性存储器的截面图。图4A至图4E是根据本专利技术的一些实施例的示出了制造方法的各个阶段中的沿着图2的线B-B'截取的非易失性存储器的截面图。图5A至图5E是根据本专利技术的一些实施例的示出了制造方法的各个阶段中的沿着图2的线C-C'截取的非易失性存储器的截面图。如图1、图2、图3A、图4A和图5A所示，提供衬底100。衬底100包括第一区域102和位于第一区域102的外围处的第二区域104(步骤S100)。在一些实施例中，衬底100是块状硅衬底。取决于设计的需要，衬底100可以是P型衬底或N型衬底并且包括不同的掺杂区域。在一些实施例中，例如，第一区域102是存储器单元阵列区域。例如，第二区域104是外围电路区域或伪图案区域。然后，形成多个器件隔离结构106以限定多个有源区(步骤S102)。第一介电层108形成在衬底100上方，并且第一导电层110形成在第一介电层108上方(步骤S104)。在一些实施例中，器件隔离结构106可以是浅沟槽隔离(STI)结构。在一些实施例中，通过以下步骤形成期间隔离结构106：在衬底100上方形成掩模层(未示出)；图案化掩模层以形成暴露衬底100的开口(未示出)；通过使用掩模层作为掩模来蚀刻衬底100以形成多个沟槽(未示出)并且在沟槽中填充绝缘材料。在一些实施例中，例如，填充在沟槽中的绝缘材料为氧化硅。在一些实施例中，例如，第一介电层108的材料为氧化硅。形成第一介电层108的方法包括执行热氧化工艺。在一些实施例中，例如，第一导电层110的材料为掺杂的多晶硅。形成第一导电层110的方法包括在通过化学汽相沉积(CVD)工艺形成一个未掺杂的多晶硅层(未示出)之后执行离子注入工艺，或者可以通过在CVD工艺中采用原位注入操作来形成第一导电层110。在一些实施例中，第一介电层108和第一导电层110相继形成在衬底100上方，并且然后，在第一导电层110、第一介电层108和衬底100中形成多个器件隔离结构106以限定有源区，并且回蚀刻器件隔离结构106，从而使得器件隔离结构106的顶面低于第一导电层110的顶面。如图1、图2、图3B、图4B和图5B所示，第二介电层112形成在第一导电层110上方，第二导电层114形成在第二介电层112上方，以及覆盖层116形成在第二导电层114上方(步骤S106)。在一些实施例中，第二介电层112的材料为氧化硅/氮化硅/氧化硅，并且其形成方法包括通过使用CVD工艺或热氧化工艺相继形成氧化硅层、氮化硅层和氧化硅层。在一些实施例中，第二介电层112本文档来自技高网...

【技术保护点】
一种非易失性存储器的制造方法，包括：提供衬底，所述衬底包括第一区域和定位在所述第一区域的外围处的第二区域；在所述衬底的第一区域上形成多个堆叠结构；在所述衬底的第二区域上形成壁结构；在所述衬底上方形成导电层；在所述导电层上方形成底部抗反射涂层；回蚀刻所述底部抗反射涂层和所述导电层；以及图案化所述导电层。

【技术特征摘要】
2016.02.25 US 15/054,1001.一种非易失性存储器的制造方法，包括：提供衬底，所述衬底包括第一区域和定位在所述第一区域的外围处的第二...

【专利技术属性】
技术研发人员：刘键炫，庄强名，李智銘，庄坤苍，廖宏哲，盘家铭，陈信吉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71