半导体器件制造技术

本发明专利技术的实施例提供了一种半导体器件，包括半导体衬底和衬底上的互连件。互连件包括互连件的最上层中的电介质以及多个导电焊盘，其中，多个导电焊盘中的每一个都从电介质至少部分地暴露。互连件还包括电流传感器，电流传感器与多个导电焊盘中的至少一个电耦合。

【技术实现步骤摘要】
半导体器件
本专利技术的实施例涉及半导体领域，更具体地涉及半导体器件。
技术介绍
涉及半导体器件的电子设备对于许多现代化的应用来说是必不可少的。材料和设计中的技术进步已经产生了多代半导体器件，其中，每一代都比上一代具有更小和更复杂的电路。在进步和创新过程中，功能密度(即，每芯片面积的互连器件的数量)通常增大，而几何尺寸(即，可以使用制造工艺创建的最小组件)减小。这些进步增加了处理和制造半导体器件的复杂程度。随着技术演变，鉴于电路的小尺寸以及功能和数量的增加，器件的设计变得更加复杂。在这种小且高性能的半导体器件内实施多个制造操作。小型化规模的半导体器件的制造变得更加复杂，并且制造的复杂程度的增加可以导致诸如高产量损失、电互连的不良的可靠性、低测试覆盖范围等的缺陷。因此，需要不断修改电子设备中的器件的结构和制造方法，以提高器件鲁棒性(robustness)以及降低制造成本和处理时间。
技术实现思路
本专利技术的实施例提供了一种半导体器件，包括：半导体衬底；以及互连件，位于所述半导体衬底上，所述互连件包括：电介质，位于所述互连件的最上层中；多个导电焊盘，其中，所述多个导电焊盘中的每一个都从所述电介质至少部分地暴露；和电流传感器，与所述多个导电焊盘中的至少一个电耦合。本专利技术的实施例还提供了一种半导体器件，包括：第一管芯；第二管芯，与所述第一管芯电通信；电介质，将所述第一管芯和所述第二管芯包围在集成封装件中，其中，所述第一管芯和所述第二管芯中的至少一个包括：半导体衬底；和互连件，位于所述半导体衬底上，所述互连件包括：电介质，位于所述互连件的最上层中；多个导电焊盘，其中，所述多个导电焊盘中的每一个都从所述电介质至少部分地暴露；以及电流传感器，与所述多个导电焊盘中的至少一个电耦合。本专利技术的实施例还提供了一种半导体器件，包括：半导体衬底；第一导电焊盘，位于所述半导体衬底上方，其中，所述第一导电焊盘的最大尺寸小于40um；以及电路，电耦合至所述第一导电焊盘，并且所述电路配置为检测流经所述第一导电焊盘的电流。附图说明当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1是根据一些实施例的示出了半导体封装件的示意图。图2是根据一些实施例的示出了非探测的(un-probed)焊盘的布置的示意图。图3是根据一些实施例的测试电路的放大图。图4A是根据一些实施例的6位电流传感器的示意图。图4B是根据一些实施例的多位电流传感器的示意图。图5是根据一些实施例的测试电路的示意图。图6是根据一些实施例的示出了半导体封器件的示意图。图7至图10是根据一些实施例的示出了已知良好管芯(KGD)的示意图。图11A是根据一些实施例的示出了测试方法的流程图。图11B至图11D是根据一些实施例的示出了用于图11A的测试方法的操作步骤的示意图。图12A和图12B是根据一些实施例的示出了测试方法的示意图。图13是根据一些实施例的示出了多输出(fan-out)半导体封装件的示意图。具体实施方式以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本专利技术。当然，这些仅是实例并且不意欲限制本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本专利技术在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。在本专利技术中，嵌入式电路建立在半导体器件中并且电耦合至小导电焊盘。导电焊盘布置在半导体器件中作为探测焊盘，并且通过嵌入式电路而不需要在导电焊盘上应用探测端(probingtip)来得到诸如泄漏电流或半导体器件的操作速度的一些特征。导电焊盘的尺寸较小，并且导电焊盘的最大平面尺寸(长度、宽度或直径)不大于约40um。在一些实施例中，导电焊盘布置在密集探测焊盘区域中，其中，最小的焊盘间距不大于约40um。通过嵌入式电路，可以在将半导体建立为封装件之前获得诸如泄漏电流或操作速度的特征。在图1中，根据一些实施例，将半导体器件100装配在封装件500中。在一些实施例中，半导体器件100是芯片。半导体器件100具有半导体衬底105。半导体衬底105的有源表面105a包括诸如晶体管、电阻器二极管和MOSFET的一些电组件。表面105a周围可以放置一些施主或受体类型的掺杂区域或结。互连件107设置在表面105a上并且包括导电迹线和电介质。导电迹线(未示出)在一个端部处与电组件连接并且与导电焊盘110(110a和110b)连接。导电再分布层115选择性地设置并且电耦合于焊盘110。在一些实施例中，导电焊盘110为I/O(输入/输出)焊盘。一些导电凸块120连接至导电再分布层115。在一些实施例中，每一个焊盘110都具有从互连件107的顶部电介质116部分暴露的表面。顶部电介质116为半导体器件100的最上层电介质。焊盘110的暴露的区配置为用于电测试的探测区域，诸如晶圆级验收测试或管芯产量测试。类似焊盘110a的一些焊盘布置在宽松(loose)区域中，其中，焊盘间距至少大于40um。焊盘间距是从焊盘表面的几何中心至邻近的焊盘的几何中心测量的长度。在测试期间，宽松区域中的焊盘配置为被探测。可以在较大间距焊盘110a的暴露表面上观察到至少一个探测标记。类似焊盘110b的一些焊盘布置在密集区域中，其中，焊盘间距不大于约40um。在这种密集区域中，焊盘至焊盘距离更小，并且因为焊盘间距可以小于或接近于探测端的尺寸，所以通过外部探针来探测的挑战更大。适用于探针的空间太小，并且相邻的焊盘可能无意中被探针损坏。在一些实施例中，小间距焊盘110b的暴露表面不具有探测标记。在一些实施例中，焊盘110b的宽度小于或不大于探测端。例如，探测端的直径近似为100um，并且焊盘宽度不大于40um。焊盘宽度太小而不能接收探针。在一些实施例中，探测端的直径近似为30um，并且焊盘宽度不大于40um。然而，即使焊盘宽度大于探测端，用于探测的工作容限(如果均匀地探测，每侧仅5um)较小。在本专利技术中，小间距或小尺寸焊盘110b也称为非探测焊盘。焊盘110b通过互连件107电耦合至有源表面105a周围的一些电组件。可以通过焊盘110b诊断电组件的诸如泄漏电流、饱和电流、击穿电压或操作速度的性能。代替在焊盘110b上应用外部探针来识别性能，通过嵌入半导体器件100中的测试电路来测试非探测焊盘。非探测焊盘通过互连件107中的导电迹线至少电耦合至表面105a周围的电组件，并且还通过互连件10本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底；以及互连件，位于所述半导体衬底上，所述互连件包括：电介质，位于所述互连件的最上层中；多个导电焊盘，其中，所述多个导电焊盘中的每一个都从所述电介质至少部分地暴露；和电流传感器，与所述多个导电焊盘中的至少一个电耦合。

【技术特征摘要】
2015.11.30 US 14/954,2071.一种半导体器件，包括：半导体衬底；以及互连件，位于所述半导体衬底上，所述...

【专利技术属性】
技术研发人员：陈颢，徐振翔，林鸿志，彭经能，王敏哲，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71