半导体器件及其形成方法技术

一种半导体器件及其形成方法，其中半导体器件包括：基底，基底包括若干芯片区和位于相邻芯片区之间的切割区，若干芯片区包括若干第一类芯片区和若干第二类芯片区；位于各芯片区上的芯片主电路；位于各芯片区上的焊盘，各芯片区上的焊盘和芯片主电路相互分立；位于基底切割区上的测试主电路，所述测试主电路用于对第一类芯片区上的芯片主电路进行电学检测；第一类导电结构，第一类导电结构电学连接第一类芯片区上的芯片主电路和第一类芯片区上的焊盘；第二类导电结构，第二类导电结构电学连接测试主电路和第二类芯片区上的焊盘。所述半导体器件提高了第一类芯片区上芯片主电路对第一类芯片区的面积利用率。

Semiconductor device and method of forming the same

A semiconductor device and forming method thereof, wherein the semiconductor device includes a substrate, the substrate including cutting area between several chip area and is located adjacent to the chip area, some chip area comprises a plurality of first chip regions and a plurality of second kinds of chip chip area; located in the main circuit of the chip region; in the area on the chip pad the pad and the main circuit of the chip chip area on the discrete test; the main circuit substrate cutting region, the main test circuit for electrical detection of the main circuit of the first chip area on the chip; the first conductive structure, the first conductive structure is electrically connected with the main circuit chip and a first pad the first chip area on the chip area; second kinds of conductive structure, second conductive pad structure is electrically connected with the main circuit and the test on the second kinds of chip. The semiconductor device improves the area utilization ratio of the chip main circuit on the first kind of chip area to the first type chip area.

【技术实现步骤摘要】
半导体器件及其形成方法
本专利技术涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
技术介绍
半导体晶圆包括衬底，衬底包括若干芯片区和位于相邻芯片区之间的切割区。所述芯片区上用于形成芯片器件。半导体晶圆在历经复杂的制造工艺后，需要沿切割区切割半导体晶圆，将半导体晶圆分割为若干个电路小片，也就是芯片。所述半导体晶圆中还包括测试器件，所述测试器件用于在将半导体晶圆分割之前对芯片器件进行电学测试。所述测试器件的布局根据芯片区和切割区的布局情况放置在衬底芯片区上或衬底切割区上。然而，在现有的测试器件的布局下，芯片电路对芯片区的面积利用率较小。
技术实现思路
本专利技术解决的问题是提供一种半导体器件及其形成方法，以提高第一类芯片区上芯片主电路对第一类芯片区的面积利用率。为解决上述问题，本专利技术提供一种半导体器件，包括：基底，基底包括若干芯片区和位于相邻芯片区之间的切割区，若干芯片区包括若干第一类芯片区和若干第二类芯片区；位于各芯片区上的芯片主电路；位于各芯片区上的焊盘，各芯片区上的焊盘和芯片主电路相互分立；位于基底切割区上的测试主电路，所述测试主电路用于对第一类芯片区上的芯片主电路进行电本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，包括：基底，基底包括若干芯片区和位于相邻芯片区之间的切割区，若干芯片区包括若干第一类芯片区和若干第二类芯片区；位于各芯片区上的芯片主电路；位于各芯片区上的焊盘，各芯片区上的焊盘和芯片主电路相互分立；位于基底切割区上的测试主电路，所述测试主电路用于对第一类芯片区上的芯片主电路进行电学检测；第一类导电结构，第一类导电结构电学连接第一类芯片区上的芯片主电路和第一类芯片区上的焊盘；第二类导电结构，第二类导电结构电学连接测试主电路和第二类芯片区上的焊盘。

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：基底，基底包括若干芯片区和位于相邻芯片区之间的切割区，若干芯片区包括若干第一类芯片区和若干第二类芯片区；位于各芯片区上的芯片主电路；位于各芯片区上的焊盘，各芯片区上的焊盘和芯片主电路相互分立；位于基底切割区上的测试主电路，所述测试主电路用于对第一类芯片区上的芯片主电路进行电学检测；第一类导电结构，第一类导电结构电学连接第一类芯片区上的芯片主电路和第一类芯片区上的焊盘；第二类导电结构，第二类导电结构电学连接测试主电路和第二类芯片区上的焊盘。2.根据权利要求1所述的半导体器件，其特征在于，所述切割区沿芯片区至切割区方向上具有预设尺寸；在沿芯片区至切割区方向上，所述预设尺寸大于测试主电路的尺寸，且所述预设尺寸小于各个焊盘的尺寸。3.根据权利要求2所述的半导体器件，其特征在于，所述预设尺寸为20um～60um。4.根据权利要求1所述的半导体器件，其特征在于，所述基底包括若干相邻的器件区，各个器件区均具有相同数量的芯片区；若干器件区包括若干牺牲器件区和若干非牺牲器件区，牺牲器件区在基底上的分布均匀；各牺牲器件区具有若干第一类芯片区和若干第二类芯片区，各非牺牲器件区具有若干第一类芯片区而不具有第二类芯片区。5.根据权利要求4所述的半导体器件，其特征在于，所述牺牲器件区的数量占据器件区数量的比例为1/30～1/3；在各个牺牲器件区中，第二类芯片区的数量占据芯片区数量的比例为1/20～1/60。6.根据权利要求1所述的半导体器件，其特征在于，还包括：位于测试主电路、芯片主电路和基底上的介质层；所述焊盘位于介质层中，且所述介质层暴露出焊盘的顶部表面；所述第一类导电结构包括第一插塞和第一类导电线，第一插塞贯穿芯片主电路上的介质层且和芯片主电路连接，第一类导电线连接第一插塞和第一类芯片区上的焊盘；所述第二类导电结构包括第二插塞和第二类导电线，第二插...

【专利技术属性】
技术研发人员：顾以理，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31