半导体器件及其形成方法技术

本发明专利技术的实施例提供了一种半导体器件，包括衬底和鳍。鳍形成在衬底的第一区域和第二区域上。第一区域包括第一凹槽。相对于第一区域定位第二区域。第一凹槽设置在第一区域的侧部处，并且面向第二区域。第一凹槽在第二区域的侧部上的投影区域基本平坦。本发明专利技术的实施例还提供了一种半导体器件的形成方法。

【技术实现步骤摘要】
半导体器件及其形成方法
本专利技术的实施例涉及半导体领域，更具体地涉及半导体器件及其形成方法。
技术介绍
不断缩小单独的场效应晶体管(FET)的尺寸并提高其速度是半导体行业的目标之一，其中，例如，场效应晶体管包括金属氧化物半导体(MOS)晶体管。为实现这些目标，开发了鳍式FET(FinFET)或多栅极晶体管。
技术实现思路
本专利技术的实施例提供了一种半导体器件，包括：衬底；以及多个鳍，形成在所述衬底的第一区域和第二区域上，其中，所述第一区域包括第一凹槽，并且相对于所述第一区域定位所述第二区域，其中，所述第一凹槽设置在所述第一区域的侧部处并且面向所述第二区域，并且所述第一凹槽在所述第二区域的侧部上的投影区域平坦。本专利技术的实施例还提供了一种半导体器件，包括：多个第一鳍，形成在衬底的第一区域上，其中，所述第一鳍中的至少两个分别位于所述第一区域的第一凹槽的侧部处；以及多个第二鳍，形成在所述衬底的第二区域上，其中，面向并且对应于所述第一凹槽的所述第二区域的第一边缘平坦。本专利技术的实施例还提供了一种半导体器件的形成方法，包括：放置与衬底的第一区域对应的第一布局图案；放置与所述衬底的第二区域对应的第二布局图案，其中，相对于所述第二布局图案放置所述第一布局图案；将与多个鳍对应的多个第三布局图案放置在所述第一区域和所述第二区域上方；以及在所述第一布局图案的凹部处以及在所述第一布局图案和所述第二布局图案之间放置与伪栅极对应的第四布局图案，以生成半导体器件的布局设计，其中，所述第一布局图案的所述凹部在所述第二布局图案上的投影区域平坦，并且，基于所述布局设计，通过工具制造所述半导体器件。附图说明结合附图阅读以下详细说明，可更好地理解本专利技术的各实施例。应注意到，根据工业标准实践，各种部件未按比例绘制。实际上，为论述清楚，各种部件的尺寸可随意放大或缩小。图1为根据本专利技术的一些实施例的半导体器件的示意性布局的顶视图；图2为示出根据本专利技术的一些实施例的与图1中的半导体器件对应的布局设计的示意图；图3为根据本专利技术的一些实施例的用于布置图2中的布局设计的方法的流程图；图4A为根据本专利技术的一些实施例的半导体器件的示意性布局的顶视图；图4B为根据本专利技术的一些可选实施例的半导体器件的示意性布局的顶视图；图4C为根据本专利技术的一些可选实施例的半导体器件的示意性布局的顶视图；图5为根据本专利技术的一些实施例的半导体器件的示意性布局的顶视图；图6为根据本专利技术的一些实施例的半导体器件的示意性布局的顶视图；图7为根据本专利技术的一些实施例的半导体器件的示意性布局的顶视图；图8为根据本专利技术的一些实施例的半导体器件的示意性布局的顶视图；图9A为根据本专利技术的一些实施例的半导体器件的示意性布局的顶视图；以及图9B为根据本专利技术的一些实施例的半导体器件的示意性布局的顶视图。具体实施方式以下公开内容提供用于实施所提供主题的不同部件的多种不同实施例或实例。为简化本专利技术，下文描述了部件及设置的具体实例。当然，其仅为实例，并不意欲具有限制性。例如，在随后描述的第二部件的上方或上形成第一部件可包括第一和第二部件直接接触的实施例，并也可包括第一和第二部件之间形成附加部件，从而使第一和第二部件可非直接接触的实施例。此外，本专利技术可重复各种实例中的参考标号和/或字母。这种重复是出于简洁与清晰目的，其本身并不表示所论述的各种实施例和/或配置之间的关系。此外，本文可使用诸如“下部”、“在…下方”或“底部”以及“上部”、“在…上方”或“顶部”等相对术语来描述一元件与附图所示的另一元件的关系。应该理解，除了附图所示的方位之外，相对术语意欲包括器件的不同方位。例如，如果附图中的器件被颠倒位置，则描述为位于其他元件下侧的元件将会定位在其他元件的上侧。因此，示例性术语“下部”可根据附图的特定取向包括方位“下部”和“上部”。类似地，如果附图中的器件被颠倒位置，则描述为位于其他元件“下面”或“下方”的元件将会定位在其他元件的“上面”。因此，示例性术语“在…下面”或“在…下方”可包括方位“在…上面”和“在…下面”。本说明书中使用的术语在本领域以及各术语所使用的特定文本中通常具有其自己的一般意义。本说明书中实例(包括本文论述的任意术语的实例)的使用仅出于说明目的，其绝不限制本专利技术或任何示例性术语的范围和意义。同样，本专利技术并不局限于本说明书中给出的各种实施例。虽然本文可使用“第一”和“第二”等术语来描述各种元件，但这些元件不应受这些术语限制。这些术语是用来区分不同元件的。例如，第一元件也可被称为第二元件，同样，第二元件也可被称为第一元件，而不背离实施例的范围。本文所使用的术语“和/或”包括一个或多个所列相关项目的任意以及所有组合。现在参考图1。图1为根据本专利技术的一些实施例的半导体器件100的示意性布局的顶视图。在一些实施例中，半导体器件100应用在鳍式场效应晶体管(FINFET)中。出于说明目的，半导体器件100包括衬底105和阱110。在一些实施例中，阱110布置在衬底105上。在一些实施例中，阱110为N型阱，并且衬底105为P型半导体衬底。在一些实施例中，形成在阱110中的晶体管(未示出)为P型。在一些实施例中，形成在阱110外侧的晶体管(未示出)为N型。给出衬底105的上述类型以及阱110的类型是出于说明目的。各种类型的衬底105和各种类型的阱110均在本专利技术的考虑范围之内。如图1示例性地示出，半导体器件100也包括鳍140。在一些实施例中，鳍140相互平行且等间隔布置。在一些实施例中，鳍140形成在衬底105的区域120和区域130上。在一些实施例中，布置鳍140以作为FINFET的源极/漏极端子。在一些实施例中，使用半导体材料实施鳍140。在又一实施例中，半导体材料包括IV族元素或化合物、III-V族化合物或II-VI族化合物中的一种或多种。仅出于说明目的给出鳍140的实施方式。鳍140的各种实施方式均在本专利技术的考虑范围之内。仅出于说明目的给出鳍140的数量，任意数量的鳍140均在本专利技术的考虑范围之内。如图1示例性地示出，半导体器件100也包括与鳍140相交的栅极150。栅极150设置在区域120和区域130上方。在一些实施例中，栅极150相互平行且等间隔布置。在一些实施例中，布置栅极150以作为FINFET的栅极端子。如图1所示，按照从上而下的顺序，栅极150形成为与鳍140相交。在一些实施例中，鳍140形成为具有薄且垂直的结构，并且布置在衬底105的区域120和区域130上。在一些实施例中，栅极150形成为包裹在鳍140的薄且垂直的结构周围。在一些实施例中，使用多晶硅实施栅极150。因此，在一些实施例中，本专利技术中所讨论的术语“栅极”也可称为“PO”。用于形成栅极150的各种导电材料均在本专利技术的考虑范围之内。例如，在各种实施例中，使用金属、金属合金和金属硅化物等实施栅极150。如图1所示，栅极150中的最左侧栅极150还标记为栅极150A，而栅极150中的最右侧栅极150还标记为栅极150B。在一些实施例中，栅极150A和150B设置在区域120的相对边缘和区域130的相对边缘的上方且覆盖区域120的相对边缘和区域130的相对边缘。因此，在一些实施例中，栅极150A和150B也被称为“PODE”(O本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底；以及多个鳍，形成在所述衬底的第一区域和第二区域上，其中，所述第一区域包括第一凹槽，并且相对于所述第一区域定位所述第二区域，其中，所述第一凹槽设置在所述第一区域的侧部处并且面向所述第二区域，并且所述第一凹槽在所述第二区域的侧部上的投影区域平坦。

【技术特征摘要】
2015.12.16 US 62/268,416;2016.06.02 US 15/172,0201.一种半导体器件，包括：衬底；以及多个鳍，形成在所述衬底的第一区域和第二区域上，其中，所述第一区域包括第一凹槽，并且相对于所述第一区域定位所述第二区域，其中，所述第一凹槽设置在所述第一区域的侧部处并且面向所述第二区域，并且所述第一凹槽在所述第二区域的侧部上的投影区域平坦。2.根据权利要求1所述的半导体器件，其中，所述第二区域的所述侧部具有平坦的表面。3.根据权利要求1所述的半导体器件，其中，所述第二区域包括位于所述第二区域的所述侧部处的第二凹槽，并且所述第一凹槽的第一边缘与所述第二凹槽的第一边缘对准，所述第一凹槽的第二边缘与所述第二凹槽的第二边缘对准。4.根据权利要求3所述的半导体器件，其中，所述第一凹槽的所述第一边缘为所述第一区域的边缘。5.根据权利要求3所述的半导体器件，其中，所述第二凹槽的所述第一边缘为所述第二区域的边缘。6.根据权利要求1所述的半导体器件，还包括：多个栅极，设置在所述第一区域和所述第二区域的上方并且布置为与所述鳍相交。7.根据权利要求6所述的半导体器件，其中，所述第一区域还包括第二凹槽，所述第二凹槽设置在所述第一区域的所述侧部处并且面向所述第二区域，并且所述第二凹槽在...

【专利技术属性】
技术研发人员：黄正仪，江庭玮，傅士奇，郑胜方，杨荣展，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71