具有重分布线的堆叠集成电路制造技术

本发明专利技术提供了一种集成电路结构，其包括第一和第二半导体芯片。第一半导体芯片包括第一衬底和位于第一衬底下面的多个第一介电层。第二半导体芯片包括第二衬底和位于第二衬底上方的多个第二介电层，其中多个第一介电层和多个第二介电层彼此接合。金属焊盘位于多个第二介电层中。重分布线位于第一衬底的上方。导电插塞电连接至重分布线。导电插塞包括从第一衬底的顶面延伸至第一衬底的底面的第一部分和从第一衬底的底面延伸至金属焊盘的第二部分。第二部分的底面接触金属焊盘的顶面。本发明专利技术涉及具有重分布线的堆叠集成电路。

【技术实现步骤摘要】

本专利技术设及具有重分布线的堆叠集成电路。
技术介绍
由于各种电子部件（例如，晶体管、二极管、电阻器、电容器等）的集成密度的不断 提高，半导体工业已经经历了快速增长。在大多数情况下，集成密度的提高源自最小化部件 尺寸的不断减小（例如，向着亚20nm节点缩小半导体工艺节点），运允许更多的部件集成到 给定的区域内。最近随着微型化、更高速和更大带宽W及更低功耗和低延迟的需求的增长， 对更小且更有创意的半导体管忍的封装技术的需求也已增加。 随着半导体技术的进一步发展，已经出现了作为有效替代W进一步减少半导体器 件的物理尺寸的的堆叠式半导体器件。在堆叠式半导体器件中，在不同的半导体晶圆上形 成诸如逻辑电路、存储器电路、处理器电路等的有源电路。两个W上的半导体晶圆可W安装 在彼此的顶上W进一步减少半导体器件的形式因数。 两个半导体晶圆可W通过合适的接合技术接合在一起。常用的接合技术包括直接 接合、化学活化接合、等离子体活化接合、阳极接合、共烙接合、玻璃融块接合、粘合接合、热 压接合、反应接合等。一旦两个半导体晶圆接合在一起，两个半导体晶圆之间的界面可W提 供堆叠式半导体晶圆之间的导电通路。 阳〇化]堆叠式半导体器件的有利特征是通过采用堆叠式半导体器件可W实现更高的密 度。此外，堆叠半导体器件可W实现更小的形状因数、成本效益高、增加的性能W及较低的 功耗。
技术实现思路
为了解决现有技术中存在的问题，根据本专利技术的一个方面，提供了一种集成电路 结构，包括：第一半导体忍片，其包括：第一衬底；多个第一介电层，位于所述第一衬底下 面；和第二半导体忍片，其包括：第二衬底；多个第二介电层，位于所述第二衬底上方，其 中，所述多个第一介电层的底层接合至所述多个第二介电层的顶层；和金属焊盘，位于所述 多个第二介电层中的一层中；重分布线，位于所述第一衬底上方；第一导电插塞，位于所述 重分布线的下面并且电连接至所述重分布线，其中，所述第一导电插塞包括：第一部分，从 所述第一衬底的顶面延伸至所述第一衬底的底面；和第二部分，从所述第一衬底的底面延 伸至所述金属焊盘，其中，所述第二部分的底面接触所述金属焊盘的顶面，并且所述第一部 分和所述第二部分形成连接的区域。 在上述集成电路结构中，所述第一导电插塞包括从所述第一衬底的顶面延伸至所 述第二半导体忍片内的均质材料，在所述均质材料中没有形成界面。 在上述集成电路结构中，进一步包括引线接合件，位于所述重分布线上方并且接 合至所述重分布线。 在上述集成电路结构中，进一步包括所述第一衬底上方的介电层，其中，所述重分 布线包括延伸至所述介电层内W接触所述第一导电插塞的通孔。 在上述集成电路结构中，所述第一半导体忍片进一步包括形成环形件的额外的金 属焊盘，所述环形件中具有开口，并且所述第一导电插塞的第二部分进一步包括：第=部 分，位于所述额外的金属焊盘上方；W及第四部分，穿透所述额外的金属焊盘W延伸至所述 第二半导体忍片的金属焊盘。 在上述集成电路结构中，进一步包括双镶嵌结构，所述双镶嵌结构包括金属线和 所述金属线下面的通孔，其中，所述双镶嵌结构使所述重分布线与所述第一导电插塞互连。 在上述集成电路结构中，所述第一导电插塞的第二部分包括从所述第一衬底的底 面延伸至所述金属焊盘的基本上直的边缘。 在上述集成电路结构中，所述第一半导体忍片进一步包括：额外的金属焊盘，位于 所述多个第一介电层中；W及第二导电插塞，从所述第一衬底的顶面延伸至所述额外的金 属焊盘，其中，所述第二导电插塞停止在所述额外的金属焊盘的顶面上，并且所述重分布线 将所述第一导电插塞电连接至所述第二导电插塞。 在上述集成电路结构中，所述第一半导体忍片进一步包括：额外的金属焊盘，位于 所述多个第一介电层中；W及第二导电插塞，从所述第一衬底的顶面延伸至所述额外的金 属焊盘，其中，所述第二导电插塞停止在所述额外的金属焊盘的顶面上，并且所述额外的金 属焊盘将所述第一导电插塞物理连接至所述第二导电插塞。 根据本专利技术的另一方面，还提供了一种集成电路结构，包括：第一半导体忍片，包 括：第一衬底；多个第一介电层；和第一金属焊盘，位于所述多个第一介电层中的一层中； 第二半导体忍片，包括：第二衬底；多个第二介电层，位于所述第二衬底上方，其中，所述多 个第一介电层的底层接合至所述多个第二介电层的顶层；和第二金属焊盘，位于所述多个 第二介电层中的一层中；第一导电插塞，将所述第一金属焊盘电连接至所述第二金属焊盘， 其中，所述第一导电插塞包括：第一部分，从所述第一衬底的顶面延伸至所述第一金属焊盘 的顶面；和第二部分，从所述第一金属焊盘的顶面延伸至所述第二金属焊盘的顶面，其中， 所述第二部分的边缘与所述第一金属焊盘的侧壁物理接触；W及重分布线，位于所述第一 衬底上方，其中，所述重分布线电连接至所述第一导电插塞。 在上述集成电路结构中，所述第一导电插塞的第一部分进一步包括：第一子部分， 位于所述第一衬底中；W及第二子部分，位于所述多个第一介电层中，其中，所述第一子部 分的宽度大于所述第二子部分的宽度。 在上述集成电路结构中，所述第一导电插塞从所述第一衬底的顶面连续延伸至所 述第二金属焊盘的顶面。 在上述集成电路结构中，所述第一导电插塞包括：导电阻挡件，从所述第一衬底的 顶面延伸至所述第二金属焊盘的顶面；W及填充金属，由所述导电阻挡件环绕。 在上述集成电路结构中，进一步包括引线接合件，所述引线接合件位于所述重分 布线上方并且接合至所述重分布线。 在上述集成电路结构中，所述第一半导体忍片进一步包括：第=金属焊盘，位于 所述多个第一介电层中；W及第二导电插塞，从所述第一衬底的顶面延伸至所述第=金属 焊盘，其中，所述第二导电插塞停止在所述第=金属焊盘的顶面上，并且所述重分布线将所 述第一导电插塞电连接至所述第二导电插塞。 在上述集成电路结构中，所述第一半导体忍片进一步包括：第=金属焊盘，位于所 述多个第一介电层中；W及第二导电插塞，从所述第一衬底的顶面延伸至所述第=金属焊 盘，其中，所述第二导电插塞停止在所述第=金属焊盘的顶面上，并且所述第=金属焊盘将 所述第一导电插塞物理连接至所述第二导电插塞。 根据本专利技术的又一方面，还提供了一种方法，包括：第一忍片接合至第二忍片，其 中，所述第一忍片中的多个第一介电层接合至所述第二忍片中的多个第二介电层；在所述 第一忍片的第一衬底中形成第一开口；穿过所述第一开口蚀刻所述多个第一介电层和所述 多个第二介电层W形成第二开口，其中，所述多个第二介电层中的第一金属焊盘暴露于所 述第二开口；填充导电材料W在所述第一开口和所述第二开口中形成第一导电插塞；和在 所述第一衬底上方形成介电层；W及形成重分布线，所述重分布线包括位于所述介电层上 方的一部分，其中，所述重分布线通过所述介电层中的开口电连接至所述第一导电插塞。 在上述方法中，进一步包括在重分布线上形成引线接合件。 在上述方法中，所述第二开口包括上部和下部，所述下部位于所述上部的下面并 且连接至所述上部，并且所述第二开口的上部停止在所述多个第一介电层中的第二金属焊 盘的顶面上，其中，所述第二开口的下部穿透所述第二金属焊盘，所述第二金属焊盘形成环 绕所述第二开口的下部的环形件。在上本文档来自技高网...

【技术保护点】
一种集成电路结构，包括：第一半导体芯片，包括：第一衬底；多个第一介电层，位于所述第一衬底下面；和第二半导体芯片，包括：第二衬底；多个第二介电层，位于所述第二衬底上方，其中，所述多个第一介电层的底层接合至所述多个第二介电层的顶层；和金属焊盘，位于所述多个第二介电层中的一层中；重分布线，位于所述第一衬底上方；第一导电插塞，位于所述重分布线的下面并且电连接至所述重分布线，其中，所述第一导电插塞包括：第一部分，从所述第一衬底的顶面延伸至所述第一衬底的底面；和第二部分，从所述第一衬底的底面延伸至所述金属焊盘，其中，所述第二部分的底面接触所述金属焊盘的顶面，并且所述第一部分和所述第二部分形成连接的区域。

【技术特征摘要】
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【专利技术属性】
技术研发人员：何承颖，林政贤，许文义，洪丰基，杨敦年，蔡映麟，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71