封装基板及封装件制造技术

一种封装基板及封装件，该封装基板包括：层状本体；形成在该层状本体的一表面上的多个第一电性连接垫、第二电性连接垫及第三电性连接垫，其个别用于接置导电凸块，该第三电性连接垫位在该第一电性连接垫及第二电性连接垫所接置的该导电凸块之间的区域外；以及形成于该层状本体中的多个第一导电盲孔、第二导电盲孔、第三导电盲孔、第一内部导电迹线、第二内部导电迹线及第三内部导电迹线，该等导电盲孔使该等电性连接垫分别连接该等内部导电迹线。本发明专利技术能避免导电凸块与导电迹线桥接及避免导电凸块因防焊层而不沾锡。

【技术实现步骤摘要】

本专利技术提供一种封装基板及封装件,尤指一种铜柱导线直连(bump on trace)型式的封装基板及封装件。
技术介绍
由于智能型电子装置的普及，越来越多的电子装置都需要更多功能的芯片，并使得更多功能的芯片的输出接点更是不断追求更高密度的设计，因此，覆晶封装的技术也从而蓬勃发展。请参照图1A及图1A’，其分别为现有的覆晶式封装基板的俯视图及剖视图，其中，该覆晶式封装基板包括层状本体10、第一电性连接垫11a、第二电性连接垫lib、第三电性连接垫11c、第一表面导电迹线16a、第二表面导电迹线16b、第三表面导电迹线16c、第一导电盲孔(未图标)、第二导电盲孔(未图标)、第三导电盲孔17c、内部导电迹线18、焊球19、外部导电迹线或第四电性连接垫12及多个导电凸块14。如上所述的第一电性连接垫11a、第二电性连接垫lib、第三电性连接垫11c、第一表面导电迹线16a、第二表面导电迹线16b及第三表面导电迹线16c形成在层状本体10的一表面上，而第一电性连接垫11a、第二电性连接垫Ilb及第三电性连接垫Ilc可为线段状、圆形、线段状八角形或正八角形，第一表面导电迹线16a、第二表面导电迹线16b及第三表面导电迹线16c个别延伸连接第一电性连接垫11a、第二电性连接垫Ilb及第三电性连接垫Ilc且延伸布设于层状本体10的表面，并且层状本体10于该等表面导电迹线未与该等电性连接垫连接的另一端下方形成有第一导电盲孔、第二导电盲孔及第三导电盲孔17c，以个别电性连接第一表面导电迹线16a、第二表面导电迹线16b及第三表面导电迹线16c，其中，该等导电盲孔可于层状本体10中藉助内部导电迹线18而曲折到达层状本体10未形成第一电性连接垫11a、第二电性连接垫Ilb及第三电性连接垫Ilc的另一表面，或者该等导电盲孔可直接贯通层状本体10，而在该另一表面上形成有电性连接该等导电盲孔的多个外部导电迹线或第四电性连接垫12，且该第四电性连接垫上形成有焊球19。如上所述的各导电凸块14则接置在第一电性连接垫I la、第二电性连接垫Ilb及第三电性连接垫Ilc上，以做为对外电性连接的途径，在提升导电凸块14的排列密度的要求下，第三表面导电迹线16c将不免出现自第一电性连接垫Ila及第二电性连接垫Ilb所接置的导电凸块14之间通过的情况，然而，若是在接置于第一电性连接垫Ila及第二电性连接垫Ilb上的二导电凸块14之间的间距P过小，例如小于40微米，导电凸块14可能会在回焊(reflow)时发生第一电性连接垫IIa及第二电性连接垫Ilb上的导电凸块14与第三表面导电迹线16c桥接而造成短路的问题，从而降低覆晶接合的良率。鉴于此，先前技术提供了一种解决方式，请参照图1B，其为现有的覆晶式封装基板的另一实施例的俯视图，其通过在第一电性连接垫Ila及第二电性连接垫Ilb之间的层状本体10表面上形成覆盖第三表面导电迹线16c的防焊层15，从而避免导电凸块14与第三表面导电迹线16c桥接而造成短路的问题，进而提高覆晶接合的良率。然而，由于防焊层15的厚度大于第三表面导电迹线16c的厚度，当防焊层15的形成位置产生误差时，防焊层15的位置会太过接近第一电性连接垫Ila或第二电性连接垫11b，导致导电凸块14受防焊层15顶抵而无法接触第一电性连接垫Ila或第二电性连接垫11b，从而造成导电凸块14在第一电性连接垫Ila及第二电性连接垫Ilb上发生不沾锡问题，并降低覆晶接合的良率。因此，如何克服现有的第三表面导电迹线自第一电性连接垫及第二电性连接垫所接置的导电凸块之间通过所造成的导电凸块与第三表面导电迹线桥接而造成短路的问题，以及如何克服现有的在第三表面导电迹线上覆盖防焊层所造成的第一电性连接垫及第二电性连接垫上的导电凸块不沾锡问题，实为本领域技术人员的一大课题。
技术实现思路
有鉴于上述现有技术的缺失，本专利技术的目的为提供一种封装基板及封装件，能避免导电凸块与导电迹线桥接及避免导电凸块因防焊层而不沾锡。本专利技术的封装基板包括:层状本体；形成在该层状本体的一表面上的多个第一电性连接垫、第二电性连接垫及第三电性连接垫，该第一电性连接垫、第二电性连接垫及第三电性连接垫上个别用于接置导电凸块，该导电凸块大于或等于该第一电性连接垫、第二电性连接垫及第三电性连接垫的宽度，该第三电性连接垫位在该第一电性连接垫及第二电性连接垫所接置的该导电凸块在该表面上的投影之间的区域外，且该第一电性连接垫及第二电性连接垫设置于一虚设中心线的两侧；形成于该层状本体中以分别连接该第一电性连接垫、第二电性连接垫及第三电性连接垫的多个第一导电盲孔、第二导电盲孔及第三导电盲孔；以及形成在该层状本体中且分别连接该第一导电盲孔、第二导电盲孔及第三导电盲孔的多个第一内部导电迹线、第二内部导电迹线及第三内部导电迹线。本专利技术提供一种封装件，包括:层状本体；形成在该层状本体的一表面上的多个第一电性连接垫、第二电性连接垫及第三电性连接垫；个别接置于该第一电性连接垫、第二电性连接垫及第三电性连接垫上的多个导电凸块，其大于或等于该第一电性连接垫、第二电性连接垫及第三电性连接垫的宽度，该第一电性连接垫、第二电性连接垫及第三电性连接垫上个别用于接置导电凸块，该导电凸块大于或等于该第一电性连接垫、第二电性连接垫及第三电性连接垫的宽度，该第三电性连接垫位在该第一电性连接垫及第二电性连接垫所接置的该导电凸块在该表面上的投影之间的区域外，且该第一电性连接垫及第二电性连接垫设置于一虚设中心线的两侧；形成于该层状本体中且分别连接该第一电性连接垫、第二电性连接垫及第三电性连接垫的多个第一导电盲孔、第二导电盲孔及第三导电盲孔；形成在该层状本体中且分别连接该第一导电盲孔、第二导电盲孔及第三导电盲孔的多个第一内部导电迹线、第二内部导电迹线及第三内部导电迹线；以及接置于该等导电凸块上的至少一芯片。本专利技术提供一种另一实施例的封装基板，包括:层状本体；形成在该层状本体的一表面上的多个第一电性连接垫、第二电性连接垫及第三电性连接垫，其个别用于接置导电凸块，该第一电性连接垫、第二电性连接垫及第三电性连接垫的宽度大于该导电凸块且小于该导电凸块的最大宽度的二倍，该第三电性连接垫位在该第一电性连接垫及第二电性连接垫所接置的该导电凸块在该表面上的投影之间的区域外，且该第一电性连接垫及第二电性连接垫设置于一虚设中心线的两侧；形成于该层状本体中且分别连接该第一电性连接垫、第二电性连接垫及第三电性连接垫的多个第一导电盲孔、第二导电盲孔及第三导电盲孔；以及形成在该层状本体中且分别连接该第一导电盲孔、第二导电盲孔及第三导电盲孔的多个第一内部导电迹线、第二内部导电迹线及第三内部导电迹线。本专利技术提供一种另一实施例的封装件，包括:层状本体；形成在该层状本体的一表面上的多个第一电性连接垫、第二电性连接垫、第三电性连接垫；个别接置于该第一电性连接垫、第二电性连接垫及第三电性连接垫上的多个导电凸块，该第一电性连接垫、第二电性连接垫及第三电性连接垫的宽度大于该导电凸块且小于该导电凸块的最大宽度的二倍，该第三电性连接垫位在该第一电性连接垫及第二电性连接垫所接置的该导电凸块之间的区域外，且该第一电性连接垫及第二电性连接垫设置于一虚设中心线的两侧；多个第本文档来自技高网...

【技术保护点】
一种封装基板，包括：层状本体；多个第一电性连接垫、第二电性连接垫及第三电性连接垫，其形成在该层状本体的一表面上，该第一电性连接垫、第二电性连接垫及第三电性连接垫上个别用于接置导电凸块，该导电凸块的最大宽度大于或等于该第一电性连接垫、第二电性连接垫及第三电性连接垫的宽度，该第三电性连接垫位在该第一电性连接垫及第二电性连接垫所接置的该导电凸块在该表面上的投影之间的区域外；多个第一导电盲孔、第二导电盲孔及第三导电盲孔，其形成于该层状本体中，以分别连接该第一电性连接垫、第二电性连接垫及第三电性连接垫；以及多个第一内部导电迹线、第二内部导电迹线及第三内部导电迹线，其形成在该层状本体中，且分别连接该第一导电盲孔、第二导电盲孔及第三导电盲孔。

【技术特征摘要】
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【专利技术属性】
技术研发人员：张仕育，蔡国清，
申请(专利权)人：矽品精密工业股份有限公司，
类型：发明
国别省市：中国台湾;71