电子元器件的制造方法技术

电子元器件的制造方法包括：准备将成为基体的多个陶瓷生片(10)进行层叠而构成的第1块的工序；在第1方向上切断第1块来分割成多个第2块、以使内部导体中与外部电极相连接的部分露出至切断面的工序；以及在与第1方向交叉的第2方向上对多个第2块分别进行切断、以使露出至两个切断面的内部导体在第1方向上位于成为各基体的部分的中央的工序。

【技术实现步骤摘要】
电子元器件的制造方法
本专利技术涉及电子元器件的制造方法，尤其涉及由从母块切出的多个芯片中的各个芯片形成的电子元器件的制造方法。
技术介绍
作为公开将母块切断来形成多个芯片的切断方法的现有文献，存在日本专利特开2005-88161号公报。在日本专利特开2005-88161号公报记载的切断方法中，相对配置CCD(charge-coupleddevice：电荷耦合元件)摄像头，以能拍摄母块的相对的两个端面。通过CCD摄像头对形成于母块的端面的切断痕迹进行拍摄，从而校正因母块的变形所引起的内部导体的位置偏移来进行切断。在将成为芯片的部分配置成矩阵状的母块的内部，在设计上，将内部导体等间隔地配置成矩阵状。实际上，因制作母块时的陶瓷生片的层叠工序及内部导体的印刷工序中的各位置精度的影响，会产生母块的变形引起的内部导体的位置偏移。而且，在将母块进行压接的冲压工序中的陶瓷生片的流动成为产生母块的变形引起的内部导体的位置偏移的较大的因素。对于母块，在基于对母块的两个端面进行拍摄的结果来切断母块的情况下，根据母块的变形状态的不同，有时在从远离上述两个端面的母块的中央部切出的芯片中无法降低内部导体的位置偏移。
技术实现思路
本专利技术的主要目的在于提供一种能在从母块切出的多个芯片的各芯片中降低内部导体的位置偏移的电子元器件的制造方法。基于本专利技术的电子元器件的制造方法是用于制造电子元器件的方法，该电子元器件包括：基体，该基体埋设有内部导体；以及外部电极，该外部电极设置在基体的表面上，并与内部导体进行电连接。电子元器件的制造方法包括：准备由成为基体的多个陶瓷生片进行层叠而构成的第1块的工序；在第1方向上切断第1块来分割成多个第2块、以使内部导体中与外部电极相连接的部分露出至切断面的工序；以及在与第1方向交叉的第2方向上对多个第2块分别进行切断、以使露出至两个切断面的内部导体在第1方向上位于成为各基体的部分的中央、并使内部导体不露出至切断面的工序。在本专利技术的一个实施方式中，切断第1块而分割成多个第2块的工序包含以在第1方向上使成为基体的部分在第2块上排成一列的方式将第1块进行切断的工序，在第2方向上将多个第2块分别进行切断的工序包含使成为基体的部分单片化的工序。在本专利技术的一个实施方式中，切断第1块而分割成多个第2块的工序包含以在第1方向上使成为基体的部分在第2块上排成多列的方式将第1块进行切断的工序，在第2方向上将多个第2块分别进行切断的工序包含在第1及第2方向上将多个第2块分别进行切断、从而使成为基体的部分单片化的工序。根据本专利技术，能在从母块切出的多个芯片的各个芯片中降低内部导体的位置偏移。本专利技术的这些及其它目的、特征、形态及优点将会通过下面结合附图能很好理解的有关本专利技术的的详细的说明而得以清晰。附图说明图1是表示本专利技术的一个实施方式所涉及的电子元器件的外观的立体图。图2是从II-II线箭头标记方向观察图1的电子元器件所得到的剖视图。图3是从III-III线箭头标记方向观察图2的电子元器件所得到的剖视图。图4是从IV-IV线箭头标记方向观察图2的电子元器件所得到的剖视图。图5是从V-V线箭头标记方向观察图2的电子元器件所得到的剖视图。图6是表示形成有成为内部电极及切断标记的导电图案的陶瓷生片的外观的俯视图。图7是表示将形成有第1及第2导电图案的陶瓷生片进行层叠的状态的俯视图。图8是表示发生了第1导电图案的位置偏移的母块的俯视图。图9是表示在比较例中将粘贴在粘接片材上的母块在第1方向上进行了切断的状态的俯视图。图10是表示在比较例中将在第1方向上进行了切断的母块在第2方向上进行了切断的状态的俯视图。图11是表示在比较例中利用图像处理装置进行了检测的沿着第1切断线的各切断面中的第1导电图案与第3切断线的位置关系的侧视图。图12是表示在比较例中位于母块的Y方向的中央的芯片中的第1导电图案与第3切断线的位置关系的侧视图。图13是表示在本专利技术的一个实施方式中对将母块在第1方向上进行切断而分割成的中间块在第2方向上进行了切断的状态的俯视图。图14是表示在本专利技术的一个实施方式中利用图像处理装置进行了检测的沿着第1切断线的各切断面中的导电图案与第3切断线的位置关系的侧视图。图15是表示将在第2方向上进行了切断的中间块在第1方向上进行切断而单片化的状态的俯视图。图16是表示在本专利技术的一个实施方式的变形例中对将母块在第1方向上进行切断而分割成的中间块在第2方向上进行了切断的状态的俯视图。图17是表示在本专利技术的一个实施方式的变形例中利用图像处理装置进行了检测的第1切断线的各切断面中的导电图案与第3切断线的位置关系的侧视图。图18是表示在第1切断线的切断面中沿层叠方向进行排列的导电图案彼此产生位置偏移的状态的剖视图。图19是表示本专利技术的一个实施方式及变形例所涉及的电子元器件的制造方法的结构的流程图。图20是对块的变形量进行比较的曲线图。图21是表示位于母块的Y方向的中央的芯片的第1间隙及第2间隙的测定值的曲线图。图22是表示位于将母块一分为二所制成的中间块的Y方向的中央的芯片的第1间隙及第2间隙的测定值的曲线图。图23是表示以在第1方向上使芯片排成一列的方式分割母块所制成的中间块的芯片的第1间隙及第2间隙的测定值的曲线图。具体实施方式以下，参照附图对本专利技术的一个实施方式所涉及的电子元器件的制造方法进行说明。在以下的实施方式的说明中，对图中的相同或相当的部分标注相同的标号，并不再重复其说明。此外，作为电子元器件对层叠陶瓷电容器进行说明，但电子元器件并不限于电容器，也可以是压电元器件、热敏电阻或电感器等。首先，对本专利技术的一个实施方式所涉及的电子元器件即层叠陶瓷电容器的结构的一个示例进行说明。图1是表示本专利技术的一个实施方式所涉及的电子元器件的外观的立体图。图2是从II-II线箭头标记方向观察图1的电子元器件所得到的剖视图。图3是从III-III线箭头标记方向观察图2的电子元器件所得到的剖视图。图4是从IV-IV线箭头标记方向观察图2的电子元器件所得到的剖视图。图5是从V-V线箭头标记方向观察图2的电子元器件所得到的剖视图。在图1中，将下述的基体的长边方向用L来表示，将基体的宽度方向用W来表示，将基体的厚度方向用T来表示。如图1～图5所示，本专利技术的一个实施方式所涉及的电子元器件100包括：基体110，该基体110埋设有内部导体；以及外部电极，该外部电极设置在基体110的表面上，并与内部导体进行电连接。基体110具有近似长方体状的外形。在基体110中，作为电介质层的陶瓷层150与作为内部导体的平板状的内部电极140交替地进行层叠。在本实施方式所涉及的电子元器件100中，在基体110的两个端部设有外部电极。外部电极包含设置在基体110的长边方向一侧的端部上的第1外部电极120、以及设置在基体110的长边方向另一侧的端部上的第2外部电极130。在本实施方式所涉及的基体110中，陶瓷层150与内部电极140的层叠方向与基体110的长边方向L及基体110的宽度方向W正交。即，陶瓷层150与内部电极140的层叠方向与基体110的厚度方向T平行。基体110具有与厚度方向T正交的一对主面、与长边方向L正交的一对端面、以及与宽度方向W正交的一对侧面。如上所述，基体110具本文档来自技高网...

【技术保护点】
一种电子元器件的制造方法，该电子元器件的制造方法用于制造电子元器件，所述电子元器件包括：基体，该基体埋设有内部导体；以及外部电极，该外部电极设置在该基体的表面上，并与所述内部导体进行电连接，所述电子元器件的制造方法的特征在于，包括：准备由成为所述基体的多个陶瓷生片进行层叠而构成的第1块的工序；在第1方向上切断所述第1块来将其分割成多个第2块、以使所述内部导体中与所述外部电极相连接的部分露出至切断面的工序；以及在与所述第1方向交叉的第2方向上将多个所述第2块分别进行切断、以使露出至两个所述切断面的所述内部导体在所述第1方向上位于成为各所述基体的部分的中央、并使所述内部导体不露出至切断面的工序。

【技术特征摘要】
2013.10.25 JP 2013-222154;2014.08.21 JP 2014-168321.一种电子元器件的制造方法，该电子元器件的制造方法用于制造电子元器件，所述电子元器件包括：基体，该基体埋设有内部导体；以及外部电极，该外部电极设置在该基体的表面上，并与所述内部导体进行电连接，所述电子元器件的制造方法的特征在于，包括：准备由成为所述基体的多个陶瓷生片进行层叠而构成、且被粘贴于发泡粘接片材的第1块的工序；在第1方向上切断所述第1块来将其分割成因所述发泡粘接片材而分别维持在一体状态的多个第2块、以使所述内部导体中与所述外部电极相连接的部分露出至切断面的工序；以及在与所述第1方向交叉的第2方向上将多个所述第2块分别进行切断、以使露出至两个所述切断面的所述内部导体在所述第1方...

【专利技术属性】
技术研发人员：坪川健钢，
申请(专利权)人：株式会社村田制作所，
类型：发明
国别省市：日本;JP