制造半导体器件的方法技术

本公开涉及制造半导体器件的方法。所述方法抑制了当执行使用刀片的切片步骤以获取具有半导体晶片的减小厚度的半导体芯片时发生的芯片开裂。当在用于半导体晶片的切片步骤中切割半导体晶片时，如下使刀片前进：在沿着第一直线在第一方向(在图12中的Y方向)上进行切割时，使刀片从第一点前进到第二点。第一点位于第一部分中且第二点与第一点相对，在其之间具有穿过半导体晶片的中心点的第二直线。

【技术实现步骤摘要】
制造半导体器件的方法本分案申请是基于申请号为201110002450.0，申请日为2011年1月7日，专利技术名称为“制造半导体器件方法”的中国专利申请的分案申请。相关申请的交叉引用包括说明书、附图和摘要的2010年1月8日提交的日本专利申请2010-2957的公开的内容通过引用整体地结合到本申请中。
技术介绍
本专利技术涉及用于半导体器件的制造技术，并且特别地涉及有效地适用于在切割薄形半导体晶片时发生的芯片开裂的减少。已经公开了用于在布线板上逐阶层压多个半导体元件的结构(例如，专利文献1)。在此结构中，在布线板上逐阶地层压包括第一元件组的多个半导体元件，并沿着与第一元件组上的层的方向相反的方向在第一元件组上逐阶地层压包括第二元件组的多个半导体元件。已经公开了用于在布线板上逐阶层压多个半导体元件的另一结构(例如，专利文献2)。在此结构中，在布线板上逐阶地层压包括第一元件组的多个半导体元件；沿着与第一元件组上的层的方向相反的方向在第一元件组上逐阶地层压包括第二元件组的多个半导体元件；以及在中间具有绝缘粘合层的情况下在第一元件组中的最高层中的半导体元件之上直接层压第二元件组中的最低层中的半导体元件。已经公开了用于在布线板上逐阶层压多个半导体元件的另一结构(例如，专利文献3)。在此结构中，在布线板上逐阶地层压包括第一元件组的多个半导体元件；沿着与第一元件组上的层的方向相反的方向在第一元件组上逐阶地层压包括第二元件组的多个半导体元件；以及位于最高层中的半导体元件比位于其下面的半导体元件厚。[专利文献1]日本未审查专利公开2009-88217[专利文献2]日本未审查专利公开2009-158739[专利文献3]日本未审查专利公开2009-176849
技术实现思路
随着半导体器件容量的增加，已经考虑将多个半导体芯片放置在一个半导体器件中。在这种情况下，还需要电子设备(电子器件)的尺寸缩小，并且要求还减小放置在此电子设备中的半导体器件的外部尺寸。应相信如专利文献1至3所述的那样在作为基材的布线板上以多个层将多个半导体芯片(半导体元件元件)层压在实现这一点方面是有效的。近年来，对减小半导体器件的厚度的需求已经增加。因此，要求不仅减小基材的厚度，而且减小被放置在此基材上的每个半导体芯片(或从其获取半导体芯片的每个半导体晶片)的厚度。然而，本专利技术人的研究揭示以下各项：如果在半导体晶片的厚度被减小至80μm或以下以获取半导体芯片的情况下执行使用刀片的切片步骤，则发生芯片开裂。专利文献1至3全部描述被放置在基材上以多个层放置的每个半导体芯片的厚度是80μm或以下；然而，该文献中没有一个公开了用于获取具有此类厚度的半导体芯片的具体技术。本专利技术已经考虑了前述内容，并且其一个目的是提供一种使得可以获取薄型半导体芯片的技术。本专利技术的另一目的是提供一种使得可以制造小型半导体器件的技术。通过本说明书中的描述和附图，本专利技术的以上及其它目的和新颖特征将是清楚的。以下是本在本申请中公开的本专利技术的代表性元件的主旨的简要描述：根据典型实施例中的制造半导体器件的方法，在用于获取半导体芯片(第一半导体芯片、第二半导体芯片)的步骤中执行以下处理：在沿着连接半导体晶片的参考部分和半导体晶片的中心点的第一直线在第一方向上进行切片时，刀片从第一点朝着第二点前进。第一点位于半导体晶片的一侧的第一部分中。第二点位于上述侧的第二部分中并与第一点相对，在其之间具有第二直线。第二直线沿第一方向与第一直线正交并穿过半导体晶片的中心点。以下是由在本申请中公开的本专利技术的代表性元件获得的效果的主旨的简要描述：可以获得薄型半导体芯片，在该薄型半导体芯片中有减少的芯片开裂。附图说明图1是图示本专利技术的第一实施例中的半导体器件的结构示例的透视图；图2是图示图1中的半导体器件的背面上的外部端子的布置示例的透视图；图3是图示具有透视的密封体的图1所示的半导体器件的结构示例的平面图；图4是沿着图3的线A-A截取的放大剖视图，图示图3中的半导体器件的结构示例；图5是图示结合在图1所示的半导体器件中的第一半导体芯片和第一粘合层的结构示例的透视图；图6是结合在图1所示的半导体器件中的第二半导体芯片和第二粘合层的结构示例的透视图；图7是图示结合在图1所示的半导体器件中的布线板的结构示例的平面图；图8是图示图7中的布线板的内部结构示例的放大局部剖视图；图9是图示在图1所示的半导体器件的组装中的切片之后的半导体晶片的结构示例的平面图；图10是图示图9所示的半导体晶片的结构示例的侧视图；图11是图示在图1所示的半导体器件的组装中的切片期间的半导体晶片的结构示例的透视图；图12是图示在图11所示的切片期间的刀片的行进方向的示例的平面图；图13是图示在图1所示的半导体器件的组装中的背磨之后的半导体晶片的结构示例的平面图；图14是图示图13所示的半导体晶片的结构示例的侧视图；图15是图示图13所示的薄半导体晶片的结构示例的侧视图；图16是图示在图1所示的半导体器件的组装中粘贴切片带和DAF之后的半导体晶片的结构示例的平面图；图17是图示图16所示的半导体晶片的结构示例的剖视图；图18是图示图16所示的薄半导体晶片的结构示例的剖视图；图19是图示在图1所示的半导体器件的组装中的DAF切割之后的半导体晶片的结构示例的平面图；图20是图示DAF切割期间的图19所示的半导体晶片的结构示例的剖视图；图21是图示图1所示的半导体器件的组装中的在拾取步骤中的芯片往上顶超(plungeup)期间的半导体晶片的结构示例的剖视图和图示其在往上顶超之前和往上顶超之后的放大局部剖视图；图22是图示用于图1所示的半导体器件的组装中的在管芯键合步骤中的第一半导体芯片的管芯键合之后的半导体晶片的结构示例的平面图、在挤压时获得的放大局部剖视图、和在挤压之后获得的放大局部剖视图；图23是图示用于图1所示的半导体器件的组装中的在管芯键合步骤中的第二半导体芯片的管芯键合之后的半导体晶片的结构示例的平面图和在挤压时获得的放大局部剖视图；图24是图示图1所示的半导体器件的组装中的在引线键合步骤中的引线键合之后的半导体晶片的结构示例的平面图和相应的放大局部剖视图；图25是图示用于图1所示的半导体器件的组装中的引线键合步骤中的第一凸块电极的形成方法的示例的局部剖视图；图26是图示用于图1所示的半导体器件的组装中的引线键合步骤中的第1面的引线键合方法的示例的局部剖视图；图27是图示用于图1所示的半导体器件的组装中的引线键合步骤中的第2侧的引线键合方法的示例的局部剖视图；图28是图示用于图1所示的半导体器件的组装中的引线键合步骤中的第2侧的第二导线的键合方法的示例的局部剖视图；图29是图示图28所示的A位置(site)的结构示例的放大局部剖视图；图30是图示图1所示的半导体器件的组装中的引线键合步骤中的毛细管的路径示例的概念图；图31是图示沿着图30所示的毛细管的路径布线的结构示例的剖视图；图32是图示图31所示的布线结构的示例的平面图；图33是图示用于图1所示的半导体器件的组装中的翻转层压时的第一半导体芯片的管芯键合之后的半导体晶片的结构示例的平面图和在挤压时获得的放大局部剖视图；图34是图示用于图1所示的半导体器件的组装中的翻转层压之后的第二半导体芯片的管芯本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括以下步骤：(a)提供基材，所述基材包括具有四边形形状的上表面、沿着所述上表面的第一衬底边形成的多个第一键合引线、沿着面向所述第一衬底边的第二衬底边形成的多个第二键合引线、以及与所述上表面相反的下表面；(b)在步骤(a)之后，经由第一粘合层在所述基材的上表面上布置第一半导体芯片使得第一芯片主边与所述第一衬底边之间的距离在平面图中小于所述第一芯片主边与所述第二衬底边之间的距离，所述第一半导体芯片包括具有四边形形状的第一前表面、沿着所述第一前表面的所述第一芯片主边形成的多个第一键合焊盘、以及与所述第一前表面相反的第一后表面；(c)在步骤(b)之后，经由第二粘合层在所述第一半导体芯片上布置第二半导体芯片使得第二芯片主边与所述第一衬底边之间的距离在平面图中小于所述第二芯片主边与所述第二衬底边之间的距离，使得所述第一键合焊盘从所述第二半导体芯片暴露，并且使得面向所述第二芯片主边的第二芯片相反边从面向所述第一半导体芯片的所述第一芯片主边的第一芯片相反边突出，所述第二半导体芯片包括具有四边形形状的第二前表面、沿着所述第二前表面的所述第二芯片主边形成的多个第二键合焊盘、以及与所述第二前表面相反的第二后表面；(d)在步骤(c)之后，经由第三粘合层在所述第二半导体芯片上布置第三半导体芯片使得第三芯片主边与所述第一衬底边之间的距离在平面图中小于所述第三芯片主边与所述第二衬底边之间的距离，使得所述第二键合焊盘从所述第三半导体芯片暴露，并且使得面向所述第三芯片主边的第三芯片相反边从所述第二半导体芯片的所述第二芯片相反边突出，所述第三半导体芯片包括具有四边形形状的第三前表面、沿着所述第三前表面的所述第三芯片主边形成的多个第三键合焊盘、以及与所述第三前表面相反的第三后表面；(e)在步骤(d)之后，经由第四粘合层在所述第三半导体芯片上布置第四半导体芯片使得第四芯片主边与所述第一衬底边之间的距离在平面图中小于所述第四芯片主边与所述第二衬底边之间的距离，使得所述第三键合焊盘从所述第四半导体芯片暴露，并且使得面向所述第四芯片主边的第四芯片相反边从所述第三半导体芯片的所述第三芯片相反边突出，所述第四半导体芯片包括具有四边形形状的第四前表面、沿着所述第四前表面的所述第四芯片主边形成的多个第四键合焊盘、以及与所述第四前表面相反的第四后表面；(f)在步骤(e)之后，将多个第一导线分别与所述第一键合焊盘电连接；(g)在步骤(f)之后，将多个第二导线分别与所述第二键合焊盘电连接；(h)在步骤(g)之后，将多个第三导线分别与所述第三键合焊盘电连接；(i)在步骤(h)之后，将多个第四导线分别与所述第四键合焊盘电连接；(j)在步骤(i)之后，经由第五粘合层在所述第四半导体芯片上布置第五半导体芯片使得第五芯片主边与所述第二衬底边之间的距离在平面图中小于所述第五芯片主边与所述第一衬底边之间的距离，使得所述第四键合焊盘从所述第五半导体芯片暴露，并且使得所述第五芯片主边从所述第四半导体芯片的所述第四芯片相反边突出，所述第五半导体芯片包括具有四边形形状的第五前表面、沿着所述第五前表面的所述第五芯片主边形成的多个第五键合焊盘、以及与所述第五前表面相反的第五后表面；(k)在步骤(j)之后，经由第六粘合层在所述第五半导体芯片上布置第六半导体芯片使得第六芯片主边与所述第二衬底边之间的距离在平面图中小于所述第六芯片主边与所述第一衬底边之间的距离，使得所述第四半导体芯片的所述第四前表面的一部分被所述第六半导体芯片覆盖，使得所述第五键合焊盘从所述第六半导体芯片暴露，并且使得面向所述第六芯片主边的第六芯片相反边从面向所述第五半导体芯片的所述第五芯片主边的第五芯片相反边突出，所述第六半导体芯片包括具有四边形形状的第六前表面、沿着所述第六前表面的所述第六芯片主边形成的多个第六键合焊盘、以及与所述第六前表面相反的第六后表面；(l)在步骤(k)之后，经由第七粘合层在所述第六半导体芯片上布置第七半导体芯片使得第七芯片主边与所述第二衬底边之间的距离在平面图中小于所述第七芯片主边与所述第一衬底边之间的距离，使得所述第三半导体芯片的所述第三前表面的一部分被所述第七半导体芯片覆盖，使得所述第六键合焊盘从所述第七半导体芯片暴露，并且使得面向所述第七芯片主边的第七芯片相反边从所述第六半导体芯片的所述第六芯片相反边突出，所述第七半导体芯片包括具有四边形形状的第七前表面、沿着所述第七前表面的所述第七芯片主边形成的多个第七键合焊盘、以及与所述第七前表面相反的第七后表面；(m)在步骤(l)之后，经由第八粘合层在所述第七半导体芯片上布置第八半导体芯片使得第八芯片主边与所述第二衬底边之间的距离在平面图中小于所述第八芯片主边与所述第一衬底边之间的距离，使得所述第二半导体芯片的所述第二前表面的一部分被所述第八半导体芯...

【技术特征摘要】
2010.01.08 JP 2010-0029571.一种制造半导体器件的方法，包括以下步骤：(a)提供基材，所述基材包括：具有四个边的上表面，形成在所述上表面上并且还沿着所述上表面的所述四个边中的第一衬底边布置的多个第一键合引线，形成在所述上表面上并且还沿着面向所述第一衬底边的所述上表面的所述四个边中的第二衬底边布置的多个第二键合引线，以及与所述上表面相反的下表面；(b)在步骤(a)之后，经由第一粘合层在所述基材的所述上表面上布置第一半导体芯片使得第一半导体芯片主边比面向所述第一半导体芯片主边的第一半导体芯片相反边更接近所述第一衬底边，并且使得所述第一半导体芯片与所述第一键合引线和所述第二键合引线间隔开，其中所述第一半导体芯片包括：具有四个边的第一前表面，形成在所述第一前表面上并且还沿着所述第一前表面的所述四个边中的所述第一半导体芯片主边布置的多个第一键合焊盘，以及与所述第一前表面相反的第一后表面，其中所述第一键合焊盘位于比所述第一半导体芯片相反边更接近所述第一半导体芯片主边的位置；(c)在步骤(b)之后，经由第二粘合层在所述第一半导体芯片的所述第一前表面上布置第二半导体芯片使得第二半导体芯片主边比面向所述第二半导体芯片主边的第二半导体芯片相反边更接近所述第一衬底边，使得所述第二半导体芯片暴露所述第一键合焊盘，并且使得所述第二半导体芯片主边和所述第二半导体芯片相反边分别比所述第一半导体芯片主边和所述第一半导体芯片相反边更接近所述第二衬底边，其中所述第二半导体芯片包括：具有四个边的第二前表面，形成在所述第二前表面上并且还沿着所述第二前表面的所述四个边中的所述第二半导体芯片主边布置的多个第二键合焊盘，以及与所述第二前表面相反的第二后表面，其中所述第二键合焊盘位于比所述第二半导体芯片相反边更接近所述第二半导体芯片主边的位置；(d)在步骤(c)之后，经由第三粘合层在所述第二半导体芯片的所述第二前表面上布置第三半导体芯片使得第三半导体芯片主边比面向所述第三半导体芯片主边的第三半导体芯片相反边更接近所述第一衬底边，使得所述第三半导体芯片暴露所述第二键合焊盘，并且使得所述第三半导体芯片主边和所述第三半导体芯片相反边分别比所述第二半导体芯片主边和所述第二半导体芯片相反边更接近所述第二衬底边，其中所述第三半导体芯片包括：具有四个边的第三前表面，形成在所述第三前表面上并且还沿着所述第三前表面的所述四个边中的所述第三半导体芯片相反边布置的多个第三键合焊盘，以及与所述第三前表面相反的第三后表面，其中所述第三键合焊盘位于比所述第三半导体芯片相反边更接近所述第三半导体芯片主边的位置；(e)在步骤(d)之后，经由第四粘合层在所述第三半导体芯片的所述第三前表面上布置第四半导体芯片使得第四半导体芯片主边比面向所述第四半导体芯片主边的第四半导体芯片相反边更接近所述第一衬底边，使得所述第四半导体芯片暴露所述第三键合焊盘，并且使得所述第四半导体芯片主边和所述第四半导体芯片相反边分别比所述第三半导体芯片主边和所述第三半导体芯片相反边更接近所述第二衬底边，其中所述第四半导体芯片包括：具有四个边的第四前表面，形成在所述第四前表面上并且还沿着所述第四前表面的所述四个边中的所述第四半导体芯片主边布置的多个第四键合焊盘，以及与所述第四前表面相反的第四后表面，其中所述第四键合焊盘位于比所述第四半导体芯片相反边更接近所述第四半导体芯片主边的位置；(f)在步骤(e)之后，将多个第一导线分别与所述第一键合焊盘电连接；(g)在步骤(f)之后，将多个第二导线分别与所述第二键合焊盘电连接；(h)在步骤(g)之后，将多个第三导线分别与所述第三键合焊盘电连接；(i)在步骤(h)之后，将多个第四导线分别与所述第四键合焊盘电连接；(j)在步骤(i)之后，经由第五粘合层在所述第四半导体芯片的所述第四前表面上布置第五半导体芯片使得第五半导体芯片主边比面向所述第五半导体芯片主边的第五半导体芯片相反边更接近所述第二衬底边，使得所述第五半导体芯片暴露所述第四键合焊盘，并且使得所述第五半导体芯片主边和所述第五半导体芯片相反边分别比所述第四半导体芯片相反边和所述第四半导体芯片主边更接近所述第二衬底边，其中所述第五半导体芯片包括：具有四个边的第五前表面，形成在所述第五前表面上并且还沿着所述第五前表面的四个边中的所述第五半导体芯片主边布置的多个第五键合焊盘，以及与所述第五前表面相反的第五后表面，其中所述第五键合焊盘位于比所述第五半导体芯片相反边更接近所述第五半导体芯片主边的位置；(k)在步骤(j)之后，经由第六粘合层在所述第五半导体芯片的所述第五前表面上布置第六半导体芯片使得第六半导体芯片主边比面向所述第六半导体芯片主边的第六半导体芯片相反边更接近所述第二衬底边，使得所述第六半导体芯片与所述第四半导体芯片重叠，使得所述第六半导体芯片暴露所述第五键合焊盘，并且使得所述第六半导体芯片主边和所述第六半导体芯片相反边分别比所述第五半导体芯片主边和所述第五半导体芯片相反边更接近所述第一衬底边，其中所述第六半导体芯片包括：具有四个边的第六前表面，形成在所述第六前表面上并且还沿着所述第六前表面的所述四个边中的所述第六半导体芯片主边布置的多个第六键合焊盘，以及与所述第六前表面相反的第六后表面，其中所述第六键合焊盘位于比所述第六半导体芯片相反边更接近所述第六半导体芯片主边的位置；(l)在步骤(k)之后，经由第七粘合层在所述第六半导体芯片的所述第六前表面上布置第七半导体芯片使得第七半导体芯片主边比面向所述第七半导体芯片主边的第七半导体芯片相反边更接近所述第二衬底边，使得所述第七半导体芯片与所述第三半导体芯片重叠，使得所述第七半导体芯片暴露所述第六键合焊盘，并且使得所述第七半导体芯片主边和所述第七半导体芯片相反边分别比所述第六半导体芯片主边和所述第六半导体芯片相反边更接近所述第一衬底边，其中所述第七半导体芯片包括：具有四个边的第七前表面，形成在所述第七前表面上并且还沿着所述第七前表面的所述四个边中的所述第七半导体芯片主边布置的多个第七键合焊盘，以及与所述第七前表面相反的第七后表面，其中所述第七键合焊盘位于比所述第七半导体芯片相反边更接近所述第七半导体芯片主边的位置；(m)在步骤(1)之后，经由第八粘合层在所述第七半导体芯片的所述第七前表面上布置第八半导体芯片使得第八半导体芯片主边比面向所述第八半导体芯片主边的第八半导体芯片相反边更接近所述第二衬底边，使得所述第八半导体芯片与所述第二半导体芯片重叠，使得所述第八半导体芯片暴露所述第七键合焊盘，并且使得所述第八半导体芯片主边和所述第八半导体芯片相反边分别比所述第七半导体芯片主边和所述第七半导体芯片相反边更接近所述第一衬底边，其中所述第八半导体芯片包括：具有四个边的第八前表面，形成在所述第八前表面上并且还沿着所述第八前表面的所述四个边中的所述第八半导体芯片主边布置的多个第八键合焊盘，以及与所述第八前表面相反的第八后表面，其中所述第八键合焊盘位于比所述第八半导体芯片相反边更接近所述第八半导体芯片主边的位置；(n)在步骤(m)之后，将多个第五导线分别与所述第五键合焊盘电连接；(o)在步骤(n)之后，将多个第六导线分别与所述第六键合焊盘电连接；(p)在步骤(o)之后，将多个第七导线分别与所述第七键合焊盘电连接；(q)在步骤(p)之后，将多个第八导线分别与所述第八键合焊盘电连接；以及(r)在步骤(q)之后，以树脂密封所述第一、第二、第三、第四、第五、第六、第七和第八半导体芯片以及所述第一、第二、第三、第四、第五、第六、第七和第八导线；其中，所述基材还包括：形成在所述上表面上的多个布线，以及覆盖所述布线的阻焊膜，其中，所述第一半导体芯片是最下层芯片，其中，所述第八半导体芯片是最上层芯片，其中，所述第一、第五和第八半导体芯片中的每一个的厚度大于所述第二、第三、第四、第六和第七半导体芯片中的每一个的厚度，并且其中，所述第一、第五和第八半导体芯片中的每一个的厚度彼此相同。2.根据权利要求1所述的方法，其中，多个半导体芯片被布置在所述第四半导体芯片和所述第五半导体芯片之间。3.根据权利要求1所述的方法，其中，多个半导体芯片被布置在所述第七半导体芯片和所述第八半导体芯片之间。4.根据权利要求1所述的方法，其中，在步骤(f)中，在将所述第一导线的第一部分分别与所述第一键合引线连接之后，将所述第一导线的第二部分分别与所述第一键合焊盘连接；其中，在步骤(g)中，在将所述第二导线的第一部分分别与所述第一键合焊盘连接之后，将所述第二导线的第二部分分别与所述第二键合焊盘连接；其中，在步骤(h)中，在将所述第三导线的第一部分分别与所述第二键合焊盘连接之后，将所述第三导线的第二部分分别与所述第三键合焊盘连接；其中，在步骤(i)中，在将所述第四导线的第一部分分别与所述第三键合焊盘连接之后，将所述第四导线的第二部分分别与所述第四键合焊盘连接；其中，在步骤(n)中，在将所述第五导线的第一部分分别与所述第二键合引线连接之后，将所述第五导线的第二部分分别与所述第五键合焊盘连接；其中，在步骤(o)中，在将所述第六导线的第一部分分别与所述第五键合焊盘连接之后，将所述第六导线的第二部分分别与所述第六键合焊盘连接；其中，在步骤(p)中，在将所述第七导线的第一部分分别与所述第六键合焊盘连接之后，将所述第七导线的第二部分分别与所述第七键合焊盘连接；并且其中，在步骤(q)中，在将所述第八导线的第一部分分别与所述第七键合焊盘连接之后，将所述第八导线的第二部分分别与所述第八键合焊盘连接。5.根据权利要求1所述的方法，其中，在步骤(f)中，通过以毛细作用按压每一所述第一导线的一部分来将所述第一导线分别与所述第一键合焊盘连接；其中，在步骤(g)中，通过以毛细作用按压每一所述第二导线的一部分来将所述第二导线分别与所述第二键合焊盘连接；其中，在步骤(h)中，通过以毛细作用按压每一所述第三导线的一部分来将所述第三导线分别与所述第三键合焊盘连接；其中，在步骤(i)中，通过以毛细作用按压每一所述第四导线的一部分来将所述第四导线分别与所述第四键合焊盘连接；其中，在步骤(n)中，通过以毛细作用按压每一所述第五导线的一部分来将所述第五导线分别与所述第五键合焊盘连接；其中，在步骤(o)中，通过以毛细作用按压每一所述第六导线的一部分来将所述第六导线分别与所述第六键合焊盘连接；其中，在步骤(p)中，通过以毛细作用按压每一所述第七导线的一部分来将所述第七导线分别与所述第七键合焊盘连接；并且其中，在步骤(q)中，通过以毛细作用按压每...

【专利技术属性】
技术研发人员：武藤修康，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP