非易失性存储器结构制造技术

本发明专利技术公开了一种非易失性存储器结构，包括有一基底，其中有第一、第二以及第三有源区域沿着第一方向排成一列并通过绝缘区域互相隔开，所述绝缘区域包括第一中介绝缘区，其介于第一与第二有源区域间，第二中介绝缘区，其介于第二与第三有源区域间；第一选择晶体管，其位于第一有源区域上；浮动栅极晶体管，其位于第二有源区域上并与第一选择晶体管耦接，且包括一浮动栅极，其完全与第二有源区域重叠而与第一、第二中介绝缘区部分重叠；以及第二选择晶体管，其位于第三有源区域上并与浮动栅极晶体管耦接，其中第二选择晶体管具有一字线沿着所述第二方向延伸。

【技术实现步骤摘要】
非易失性存储器结构
本专利技术涉及非易失性存储器
，特别是涉及一种具较佳数据保存(dataretention)特性的非易失性存储器结构。
技术介绍
非易失性存储器(nonvolatilememory,NVM)为一种在无电力供应状态时也可保留储存的数据的内存装置，例如磁性器件(magneticdevices)、光盘(opticaldiscs)、闪存(flashmemory)及其他半导体类的内存。依据编程次数的限制，非易失性存储器可区分为多次编程(multipletimeprogrammable,MTP)内存及单次编程(one-timeprogrammable,OTP)内存，多次编程内存即可多次读取及写入数据，例如电子抹除式可复写只读存储器(EEPROM)及闪存设有可支持不同操作功能的对应电路，如编程(programming)、抹除(erasing)与读取(reading)等功能，单次编程内存则不须抹除功能的电路，仅需编程及读取的电路即可维持良好运作，因此，相较于多次编程内存，单次编程内存电路的工艺较简化，成本较低。多次编程内存及单次编程内存具有相同的层叠结构，依其结构而言，现有的浮动栅极非易失性存储器(floatingfateNVM)可区分为双层堆叠多晶硅的非易失性存储器(double-polynon-volatilememory)及单层多晶硅的非易失性存储器(single-polynon-volatilememory)。双层堆叠多晶硅的非易失性存储器结构通常包括一浮动栅极用以储存电荷，一绝缘层(例如氧化硅/氮化硅/氧化硅的复合ONO层)，以及一控制栅极用以控制数据的存取。内存单元的操作依据电容的原理，意即产生的电荷储存于浮动栅极，进而改变内存单元的临界电压，以决定"0"及"1"的数据状态。单层多晶硅的非易失性存储器则因与一般互补式金氧半导体工艺兼容，而常被应用于嵌入式(embedded)内存中，例如混合电路及微控制器(如系统整合芯片，SOC)中的嵌入式非易失性存储器。进而言之，当记忆单元的尺寸及隧穿氧化层厚度持续减缩，浮动栅极发生数据流失与电流泄漏的情况将日益严重，因此，有必要改良现有非易失性存储器结构的数据保存特性。
技术实现思路
本专利技术的目的为提供一改良的非易失性存储器结构，其能改善数据保存特性，且兼容于标准化CMOS工艺。根据本专利技术一实施例，其提供一种非易失性存储器结构，包括：一第一导电型半导体基底，其上具有一第一有源区域、一第二有源区域以及一第三有源区域，所述第一有源区域、所述第二有源区域和第三有源区域沿着一第一方向排成一列并通过一绝缘区域互相隔开，其中所述绝缘区域包括一第一中介绝缘区和第二中介绝缘区，所述第一中介绝缘区介于所述第一有源区域与所述第二有源区域之间，所述第二中介绝缘区介于所述第二有源区域与所述第三有源区域之间；一第一选择晶体管，位于所述第一有源区域上并具有一选择栅极沿着一第二方向延伸；一浮动栅极晶体管，位于所述第二有源区域上，其中所述浮动栅极晶体管与所述第一选择晶体管耦接，且所述浮动栅极晶体管包括一浮动栅极，所述浮动栅极与下方的所述第二有源区域完全重叠并与所述第一中介绝缘区及第二中介绝缘区部分重叠；以及一第二选择晶体管，位于所述第三有源区域上并与所述浮动栅极晶体管耦接，其中所述第二选择晶体管具有一字线沿着所述第二方向延伸。根据本专利技术一实施例，其提供一种非易失性存储器结构，包括：一第一导电型半导体基底，其上具有一第一有源区域、一第二有源区域、一第三有源区域、一第四有源区域以及一第五有源区域，其中所述第一有源区域、第二有源区域及第三有源区域沿着一第一方向排成一列，所述第二有源区域、第四有源区域及第五有源区域沿着一第二方向排成一行，其中所述第一有源区域、第二有源区域及第三有源区域通过一绝缘区域互相隔开，所述绝缘区域包括一第一中介绝缘区、一第二中介绝缘区、一第三中介绝缘区以及一第四中介绝缘区，所述第一中介绝缘区介于所述第一有源区域与所述第二有源区域之间、所述第二中介绝缘区介于所述第二有源区域与所述第三有源区域之间、所述第三中介绝缘区介于所述第二有源区域与所述第四有源区域之间，所述第四中介绝缘区介于所述第四有源区域与所述第五有源区域之间；一第一选择晶体管，位于所述第一有源区域上并具有一选择栅极沿着一第二方向延伸；一浮动栅极晶体管，位于所述第二有源区域上，其中所述浮动栅极晶体管与所述第一选择晶体管耦接，且所述浮动栅极晶体管包括一浮动栅极，所述浮动栅极与下方的所述第二有源区域、第四有源区域、第五有源区域、所述第三中介绝缘区以及第四中介绝缘区完全重叠，并与所述第一中介绝缘区以及第二中介绝缘区部分重叠；一第六有源区域，其与所述第四有源区域并列，其中所述第六有源区域与所述浮动栅极无重叠；以及一第二选择晶体管，位于所述第六有源区域上，并耦合至一字线，其中所述浮动栅极晶体管另包括一重掺杂区域，所述重掺杂区域具有所述第一导电型并设于所述第三有源区域且耦合至一位线。为让本专利技术的上述目的、特征及优点能更为明显易懂，下文中特举出数个优选实施方式，并配合附图作详细说明如下。附图说明图1A为依据本专利技术一实施例中单层多晶硅非易失性记忆单元的平面示意图。图1B为图1A沿着切线I-I’所做的横断面示意图。图1C为图1A沿着切线Ⅱ-Ⅱ’所做的横断面示意图。图2A及图2B绘示出图1A中记忆单元的等效电路图及写入(PGM)、读取(READ)、抹除(ERS)等动作的操作范例。图3A至图3E为依据本专利技术另一实施例所绘示的单层多晶硅非易失性记忆单元的各横断面示意图，其中图3A为非易失性记忆单元的平面示意图，图3B为图3A沿着切线I-I’所做的横断面示意图，图3C图为图3A沿着切线Ⅱ-Ⅱ’所做的横断面示意图，图3D为图3A沿着切线Ⅲ-Ⅲ’所做的横断面示意图，图3E为图3A沿着切线Ⅳ-Ⅳ’所做的横断面示意图。图4A及图4B绘示出图3A中记忆单元的等效电路图及写入(PGM)、读取(READ)、抹除(ERS)等动作的操作范例。其中，附图标记说明如下：1非易失性记忆单元2非易失性记忆单元10a第一有源区域10b第二有源区域10c第三有源区域10d第四有源区域10e第五有源区域10f第六有源区域10g第七有源区域11绝缘区域11a第一中介绝缘区11b第二中介绝缘区11c第三中介绝缘区11d第四中介绝缘区11e第五中介绝缘区11f第六中介绝缘区20选择晶体管30浮动栅极晶体管40第二选择晶体管100半导体基底102P型区域103第一N型区域103a重叠区域104P型区域/P型井105第二N型区域105a重叠区域106P型区域202源极掺杂区202a轻掺杂漏极区域204漏极掺杂区204a轻掺杂漏极区域210沟道区220选择栅极230栅极介电层242侧壁子244衬垫层310浮动栅极沟道320浮动栅极320a、320b、320c、320d直线侧边321延伸段330浮动栅极介电层342侧壁子344衬垫层402源极掺杂区402a轻掺杂漏极区域404漏极掺杂区404a轻掺杂漏极区域410沟道区420栅极430栅极介电层442侧壁子444衬垫层402’漏极掺杂区404’源极掺杂区502N型井502aN型区域502bN型区域503抹除栅极区域505耦本文档来自技高网...

【技术保护点】
一种非易失性存储器结构，其特征在于，包括：一第一导电型半导体基底，其上具有一第一有源区域、一第二有源区域以及一第三有源区域，所述第一有源区域、所述第二有源区域和第三有源区域沿着一第一方向排成一列并通过一绝缘区域互相隔开，其中所述绝缘区域包括一第一中介绝缘区和第二中介绝缘区，所述第一中介绝缘区介于所述第一有源区域与所述第二有源区域之间，所述第二中介绝缘区介于所述第二有源区域与所述第三有源区域之间；一第一选择晶体管，位于所述第一有源区域上并具有一选择栅极沿着一第二方向延伸；一浮动栅极晶体管，位于所述第二有源区域上，其中所述浮动栅极晶体管与所述第一选择晶体管耦接，且所述浮动栅极晶体管包括一浮动栅极，所述浮动栅极与下方的所述第二有源区域完全重叠并与所述第一中介绝缘区及第二中介绝缘区部分重叠；以及一第二选择晶体管，位于所述第三有源区域上并与所述浮动栅极晶体管耦接，其中所述第二选择晶体管具有一字线沿着所述第二方向延伸。

【技术特征摘要】
2013.06.07 US 61/832,1521.一种非易失性存储器结构，其特征在于，包括：一第一导电型半导体基底，其上具有一第一有源区域、一第二有源区域以及一第三有源区域，所述第一有源区域、所述第二有源区域和第三有源区域沿着一第一方向排成一列并通过一绝缘区域互相隔开，其中所述绝缘区域包括一第一中介绝缘区和第二中介绝缘区，所述第一中介绝缘区介于所述第一有源区域与所述第二有源区域之间，所述第二中介绝缘区介于所述第二有源区域与所述第三有源区域之间；一第一选择晶体管，位于所述第一有源区域上并具有一选择栅极沿着一第二方向延伸；一浮动栅极晶体管，位于所述第二有源区域上，其中所述浮动栅极晶体管与所述第一选择晶体管耦接，且所述浮动栅极晶体管包括一浮动栅极，所述浮动栅极与下方的所述第二有源区域完全重叠并与所述第一中介绝缘区及第二中介绝缘区部分重叠，且所述浮动栅极的整个周缘直接落在所述绝缘区域上；以及一第二选择晶体管，位于所述第三有源区域上并与所述浮动栅极晶体管耦接，其中所述第二选择晶体管具有一字线沿着所述第二方向延伸。2.根据权利要求1所述的非易失性存储器结构，其特征在于，所述第一选择晶体管包括一第二导电型源极掺杂区耦合至一源极线、一漏极掺杂区与所述源极掺杂区相隔开、一沟道区介于所述源极掺杂区与所述漏极掺杂区之间、所述选择栅极位于所述沟道区上方，以及一栅极介电层介于所述选择栅极与所述沟道区之间，其中所述浮动栅极晶体管通过所述漏极掺杂区与所述第一选择晶体管耦接。3.根据权利要求1所述的非易失性存储器结构，其特征在于，所述第一方向垂直所述第二方向。4.根据权利要求2所述的非易失性存储器结构，其特征在于，所述半导体基底中另包括一第一井区域以及一第二井区域，所述第一井区域具有所述第一导电型并包围涵盖所述第一中介绝缘区，所述第二井区域具有所述第二导电型并包围涵盖所述第二中介绝缘区，所述浮动栅极晶体管经由所述第一井区域而与所述第一选择晶体管的所述漏极掺杂区耦合，其中所述第一井区域在所述第二有源区域中与所述浮动栅极有部分重叠，而在所述第一有源区域与所述漏极掺杂区有部分重叠。5.根据权利要求4所述的非易失性存储器结构，其特征在于，所述浮动栅极晶体管通过所述第二井区域耦接至所述第三有源区域内的所述第二选择晶体管的所述源极掺杂区，其中所述第二井区域在所述第二有源区域中与所述浮动栅极有部分重叠，而在所述第三有源区域中与所述源极掺杂区有部分重叠。6.根据权利要求5所述的非易失性存储器结构，其特征在于，所述第二导电型的所述第一井区域以及所述第二导电型的所述第二井区域分别做为所述浮动栅极晶体管的漏极区域与源极区域。7.根据权利要求6所述的非易失性存储器结构，其特征在于，所述第一井区域以及所述第二井区域是离子井结构，所述离子井结构是在所述浮动栅极形成前的井离子注入工艺步骤中完成。8.根据权利要求5所述的非易失性存储器结构，其特征在于，所述第二选择晶体管另包括一漏极掺杂区耦接至一位线。9.根据权利要求1所述的非易失性存储器结构，其特征在于，另包括：一第四有源区域以及一第五有源区域，其中所述第二有源区域、所述第四有源区域以及所述第五有源区域沿着所述第二方向排成一行；以及一所述浮动栅极的延伸段，沿着所述第二方向延伸并完全覆盖住下方的所述第四有源区域以及所述第五有源区域。10.根据权利要求9所述的非易失性存储器结构，其特征在于，所述浮动栅极的所述延伸段电容耦合至一耦合栅极区域，所述耦合栅极区域与所述第四有源区域重叠，所述浮动栅极的所述延伸段并电容耦合至一抹除栅极区域，所述抹除栅极区域与所述第五有源区域重叠。11.根据权利要求9所述的非易失性存储器结构，其特征在于，所述第四有源区域及所述第五有源区域均被单一离子井区域所包围涵盖，其中所述离子井区域的导电型与所述半导体基底相反。12.根据权利要求9所述的非易失性存储器结构，其特征在于，所述第四有源区域及所述第五有源区域分别被两个相隔开的离子井区域所包围涵盖，其中所述两个相隔开的离子井区域的导电型均与所述半导体基底相反。13.根据权利要求10所述的非易失性存储器结构，其特征在于，所述耦合栅极区域是由所述第四有源区域界定出来，其与一第一导电型的第三井区域及一第二导电型的第五井区域部分重叠，而所述抹除栅极区域是由所述第五有源区域界定出来，其与一第一导电型的第四井区域及所述第二导电型的所述第五井区域部分重叠。14.一种非易失性存储器结构，其特征在于，包括：一第一导电型半导体基底，其上具有一第一有源区域、一第二有源区域、一第三有源区域、一第四有源区域以及一第五有源区域，其中所述第一有源区域、第二有源区域及第三有源区域沿着一第一方向排成一列，所述第二有源区域、第四有源区域及第五有源区域沿着一第二方向排成一行，其中所述第一有源区域、第二有源区域及第三有源区域通过一绝缘区域互相隔开，所述绝缘区域包括一第一中介绝缘区、一第二中介绝缘区、一第三中介绝缘区以及一第四中介绝缘区，所述第一中介绝缘区介于所述第一有源区域与所述第二有源区域之间、所述第二中介绝缘区介于所述第二有源区域与所述第三有源区域之间、所述第三中介绝缘区介于所述第二有源区域与所述第四有源区域之间，所述第四中介绝缘区介于所述第四有源区域与所述第五有源区域之间；...

【专利技术属性】
技术研发人员：陈志欣，陈纬仁，赖宗沐，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：中国台湾;71