半导体器件制造技术

本发明专利技术涉及半导体器件。在漂移层中形成第二导电类型的掩埋层和第二导电类型的下层。在第二导电类型的掩埋层的侧部和漂移层之间的边界中形成边界绝缘膜。第二导电类型的下层与第二导电类型的掩埋层的下端和边界绝缘膜的下端相接触。第二导电类型的掩埋层与源电极电连接。在第二导电类型的掩埋层的表面层中形成第二导电类型的高浓度层。

【技术实现步骤摘要】
半导体器件[0001 ] 该申请基于日本专利申请N0.2013-061474，通过弓I用将其内容并入本文。
本专利技术涉及一种半导体器件，并且涉及一种适用于例如包括垂直晶体管的半导体器件的技术。
技术介绍
已知具有垂直晶体管的半导体器件。垂直晶体管被用在例如控制大电流的元件中。已知垂直晶体管具有沟槽栅极结构。作为具有沟槽栅极结构的垂直晶体管，有在例如美国专利N0.7323386的说明书中公开的技术。在美国专利N0.7323386的说明书中，晶体管具有如下的结构，其中在充当漏极的N+层上形成充当基极的N层和P层，并在P层的表面层上进一步形成充当源极的N+层。具有沟槽结构的栅电极从P层向N层延伸。栅电极的下端进入N层。 在美国专利N0.7323386的说明书中，在沟槽的下部形成P屏蔽层，而不是栅电极。绝缘膜形成在栅电极和P屏蔽层之间，并且侧壁绝缘膜形成在P屏蔽层和N层之间。另外，美国专利N0.7323386的说明书公开了，P屏蔽层和侧壁绝缘膜形成在与栅极分离的沟槽内，并且P屏蔽层连接至源电极。 垂直晶体管需要低导通电阻和抵抗漏极电压的高耐受电压。然而，通常，减小导通电阻和增加耐受电压处于权衡关系，因此不太可能彼此高度协调。 由本说明书的描述和附图将使其它问题和新特征变得更清晰。
技术实现思路
在一个实施例中，第二导电类型的掩埋层和第二导电类型的下层形成在充当漂移层的第一导电类型的第二层中。边界绝缘膜形成在第二导电类型的掩埋层的侧部和第一导电类型的第一层之间的边界中。第二导电类型的下层与第二导电类型的掩埋层和边界绝缘膜的下端相接触。 根据该实施例，能够实现彼此高度协调地减小导通电阻和增加耐受电压。 【附图说明】 结合附图，从某些优选实施例的下列描述，本专利技术的以上和其它目的、优势和特征将变得更加明显，其中: 图1是示出根据第一实施例的半导体器件的顶视图。 图2是其中从图1移除栅极焊盘、栅极互连和源电极的示意图。 图3是沿图2的A-A’线得到的截面图。 图4是示出垂直晶体管结构的截面图。 图5A至5C是示出制造半导体器件的方法的截面图。 图6A至6D是示出制造半导体器件的方法的截面图。 图7A和7D是示出制造半导体器件的方法的截面图。 图8A和SB是示出制造半导体器件的方法的截面图。 图9是示出通过模拟等势线的位置和垂直晶体管的耗尽层而获得结果的图。 图10是示出当不形成第二导电类型的掩埋层、第二导电类型的高浓度层和第二导电类型的下层时，通过模拟等势线的位置和垂直晶体管的耗尽层而获得结果的图。 图11是示出根据第二实施例的半导体器件中的第二导电类型的高浓度层和接触件之间的连接部分的结构的截面图。 图12是示出根据第三实施例的半导体器件的构造的截面图。 图13是示出根据第四实施例的半导体器件的构造的截面图。 图14是示出根据第五实施例的半导体器件的构造的截面图。 【具体实施方式】 现在将在本文中参考示例性实施例描述本专利技术。本领域技术人员应认识到，使用本专利技术的技术可以实现许多可替换的实施例，并且本专利技术不限制于为了解释目的而说明的实施例。 在下文中，将参考附图描述本专利技术的实施例。在所有的图中，相同的元件由相同的附图标记指示，并且将不再重复它们的描述。 (第一实施例) 图1是示出根据第一实施例的半导体器件SD的顶视图。图2是其中从图1移除栅极焊盘GEP1、栅极互连GEI2和源电极SOE的示意图。 该半导体器件SD包括垂直晶体管。如图2所示，垂直晶体管的栅电极GE例如是多晶硅层，并且被掩埋在形成在半导体衬底SUB的表面层中的栅极沟槽GTRN中。多个栅电极GE和多个栅极沟槽GTRN以彼此平行的方式提供。形成两个栅极互连GEIl使得在其间插入栅电极GE和栅极沟槽GTRN。配置全部的多个栅电极GE使得其两端连接到栅极互连GEII。栅极互连GEII与栅电极GE整体形成，并且与栅电极GE类似被掩埋在栅极沟槽GTRN中。 两个栅极互连GEIl都通过接触件GECl连接到栅极互连GEI2 (见图1)。当在平面图中看时该栅互连GEI2包围着多个栅电极GE，并且其一部分与栅极互连GEIl重叠。栅电极GE的一部分充当栅极焊盘GEPl。该栅电极焊盘GEPl充当连接栅电极和外部的端子。同时，如图2所示，当在平面图中看时，在半导体衬底SUB中，底层焊盘GEP2被形成与栅极焊盘GEPl重叠的部分中。底层焊盘GEP2具有与栅电极GE的结构相同的结构，并且被配置成具有以下结构:其中将与栅电极GE的导电层相同的导电层掩埋在形成在半导体衬底SUB中的凹槽部分中。 如图1所示，源电极SOE形成在被栅极互连GEI2围绕的区域中。当在平面图中看时，该源极电极SOE位于与栅极互连GEI2位于其上的层相同的层上，并且与位于栅电极GE之间的且在栅电极GE上方的区域重叠。如图2所示，源极层SOU形成在位于半导体衬底SUB的一个表面中的栅电极GE之间的区域中。源极层SOU通过接触件SOC (图1和2中未示出)连接到源电极S0E。 另外，如图2所示，掩埋导电层VINC被掩埋在半导体衬底SUB中。当在平面图中看时，该掩埋导电层VINC被掩埋在形成在半导体衬底SUB中的沟槽内，并且围绕着栅极互连GEI1、多个栅电极GE和多个源极层SOU。该掩埋导电层VINC通过接触件GEC2连接到栅极互连GEI2。 第二导电类型的高浓度层DIF2形成在被半导体衬底SUB中的掩埋导电层VINC包围的区域内。配置该第二导电类型的高浓度层DIF2使得它的一部分突出到半导体衬底SUB的表面以充当暴露区域DIF2E，并且通过在暴露区域DIF2E中的接触件DIC连接到源电极S0E。在图所示的示例中，该暴露区域DIF2E位于其中形成了多个栅电极GE的区域的外部，并且平行于栅电极GE形成。即，当在平面图中看时，多个栅电极GE被暴露区域DIF2E插入。暴露区域DIF2E的两端连接到栅极互连GETl。 另外，被半导体衬底SUB中的掩埋导电层V INC包围的区域通过接触件SBC连接到源电极S0E。在图所示的示例中，当在平面图中看时，接触件SBC位于掩埋导电层VINC和暴露区域DIF2E之间。 图3是沿图2的线A-A’得到的截面图。图4是示出垂直晶体管结构的截面图。同时，在图2中，没有示出图3中所示的层间绝缘层INSL。另外，在图3中，为了说明的目的示出了源电极S0E。在下面的描述中，将第一导电类型设置为N型，并且将第二导电类型设置为P型。然而，第一导电类型可以设置为P型，并且第二导电类型可以设置为N型。 配置半导体衬底SUB使得充当漂移层DRT (第一导电类型的第一层)的N型外延层EPI被层压到充当漏极层DRN的N+型基极衬底BSUB上。例如，该基极衬底BSUB是体硅衬底。外延层EPI是在基极衬底BSUB上外延生长的硅层。 P型基极层BSE (第二导电类型的层)和N+型源极层SOU (第一导电类型的第二层)形成在外延层EPI的表面层中。外延层EPI中不充当源极层SOU和基极层BSE的部分充当漂移层DRT。源极层SOU位于外延层EPI的表面层中，并且基极层BSE位于源极层SOU和漂移层DRT之间。 栅极沟槽G本文档来自技高网...

【技术保护点】
一种半导体器件，包括：第一导电类型的第一层；在所述第一导电类型的第一层上方形成的第二导电类型的层；在所述第二导电类型的层上方形成的第一导电类型的第二层；栅极沟槽，所述栅极沟槽穿过所述第一导电类型的第二层和所述第二导电类型的层，并且所述栅极沟槽的下端到达所述第一导电类型的第一层；在所述栅极沟槽的内壁中形成的栅极绝缘膜；在所述栅极沟槽中掩埋的栅电极；在所述第一导电类型的第一层中形成的第二导电类型的掩埋层；边界绝缘膜，所述边界绝缘膜位于所述第二导电类型的掩埋层的侧部和所述第一导电类型的第一层之间的边界中；第二导电类型的下层，所述第二导电类型的下层形成在所述第一导电类型的第一层中，与所述第二导电类型的掩埋层和所述边界绝缘膜的下端相接触；和电极，所述电极形成在比所述第一导电类型的第二层高的位置，与所述第二导电类型的掩埋层电连接。

【技术特征摘要】
2013.03.25 JP 2013-0614741.一种半导体器件，包括: 第一导电类型的第一层； 在所述第一导电类型的第一层上方形成的第二导电类型的层； 在所述第二导电类型的层上方形成的第一导电类型的第二层； 栅极沟槽，所述栅极沟槽穿过所述第一导电类型的第二层和所述第二导电类型的层，并且所述栅极沟槽的下端到达所述第一导电类型的第一层； 在所述栅极沟槽的内壁中形成的栅极绝缘膜； 在所述栅极沟槽中掩埋的栅电极； 在所述第一导电类型的第一层中形成的第二导电类型的掩埋层； 边界绝缘膜，所述边界绝缘膜位于所述第二导电类型的掩埋层的侧部和所述第一导电类型的第一层之间的边界中； 第二导电类型的下层，所述第二导电类型的下层形成在所述第一导电类型的第一层中，与所述第二导电类型的掩埋层和所述边界绝缘膜的下端相接触；和 电极，所述电极形成在比所述第一导电类型的第二层高的位置，与所述第二导电类型的掩埋层电连接。2.根据权利要求1的半导体器件，其中当从平面图中看时所述第二导电类型的下层覆盖了所述第二导电类型的...

【专利技术属性】
技术研发人员：下村彰宏，秋山豊，下村纱矢，中柴康隆，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP