【技术实现步骤摘要】
用于集成电路的静电放电触发电路
本技术设及一种静电放电触发电路,尤其是一种用于集成电路的静电放电触 发电路。
技术介绍
[000引 目前,一般的RC触发的电源错制电路,为了能够有效的泄放静电放电(ESD)电流,RC时间常数需要设计为0.加s-lus,如此大的RC时间常数需要比较大的电容和电阻,所W 在集成电路版图设计时,电阻和电容需要比较大版图面积,造成了巧片面积的浪费。
技术实现思路
为了解决上述技术问题,本技术提供了一种用于集成电路的静电放电触发电 路,通过在电路中设置由NOMS晶体管和PMOS晶体管组成的反相器、BigFET晶体管W及低 阔值电压NMOS晶体管,使用NMOS晶体管代替传统的电容器,解决了现有技术中存在的浪费 巧片面积的技术问题,同时采用低阔值MOS管,使Big阳T栅上的电荷快速泄放干净,没有漏 电产生。 为了实现上述目的,本专利技术采用的技术方案是:用于集成电路的静电放电触发电 路,包括有电阻、PMOS晶体管、NMOS晶体管和由PMOS晶体管及NMOS晶体管组成的反相器, 其特征在于: 电阻一端连接在电源上,另一端与NMOS晶体管I的栅极相连,NMOS晶体管I的源 极与漏极相连接地; PMOS晶体管I与NMOS晶体管II组成反相器I,PMOS晶体管11与NMOS晶体管III 组成反相器II,PMOS晶体管III与NMOS晶体管IV组成反相器III,其中PMOS晶体管I、 PMOS晶体管II、PMOS晶体管III的漏极接电源,NMOS晶体管II、NMOS晶体管III、NMOS晶 体管IV的 ...
【技术保护点】
用于集成电路的静电放电触发电路,包括有电阻、PMOS晶体管、NMOS晶体管和由PMOS晶体管及NMOS晶体管组成的反相器,其特征在于:电阻(1)一端连接在电源上,另一端与NMOS晶体管I(2)的栅极相连,NMOS晶体管I(2)的源极与漏极相连接地;PMOS晶体管I(8)与NMOS晶体管II(3)组成反相器I(11),PMOS晶体管II(9)与NMOS晶体管III(4)组成反相器II(12),PMOS晶体管III(10)与NMOS晶体管IV(5)组成反相器III(13),其中PMOS晶体管I(8)、PMOS晶体管II(9)、PMOS晶体管III(10)的漏极接电源,NMOS晶体管II(3)、NMOS晶体管III(4)、NMOS晶体管IV(5)的源极接地,反相器I(11)的输入端连接在NMOS晶体管I(2)的栅极,反相器I(11)输出端连接在反相器II(12)的输入端,反相器II(12)的输出端连接反相器III(13)的输入端;NMOS晶体管V(6)的栅极和漏极连接在反相器III(13)的输出端,源极接地;NMOS晶体管VI(7)漏极连接电源,栅极连接在反相器III(13)的输出端,源极接 ...
【技术特征摘要】
1. 用于集成电路的静电放电触发电路,包括有电阻、PMOS晶体管、NMOS晶体管和由 PM0S晶体管及NM0S晶体管组成的反相器,其特征在于: 电阻(1) 一端连接在电源上,另一端与NM0S晶体管I(2)的栅极相连,NM0S晶体管I(2)的源极与漏极相连接地; PM0S晶体管I(8)与NM0S晶体管II(3)组成反相器I(11),PM0S晶体管II(9)与NM0S晶体管III(4)组成反相器II(12),PM0S晶体管III(10)与NM0S晶体管IV(5)组 成反相器III(13),其中PM0S晶体管I(8)、PM0S晶体管II(9)、PM0S晶体管III(10)的 漏极接电源,NM0S晶体管II(3)、NM0S晶体管III(4...
【专利技术属性】
技术研发人员:蔡小五,魏俊秀,吕川,高哲,梁超,闫明,刘兴辉,
申请(专利权)人:辽宁大学,
类型:新型
国别省市:辽宁;21
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