半导体器件制造方法技术

本发明专利技术公开了一种半导体器件的制造方法，包括：在包含硅元素的衬底上形成栅极堆叠结构；在衬底以及栅极堆叠结构上沉积镍基金属层；执行第一退火，使得衬底中的硅与镍基金属层反应形成富镍相金属硅化物；执行离子注入，将掺杂离子注入富镍相金属硅化物中；执行第二退火，使得富镍相金属硅化物转化为镍基金属硅化物源漏，并同时在镍基金属硅化物源漏与衬底的界面处形成掺杂离子的分离凝结区。依照本发明专利技术的半导体器件制造方法，通过向富镍相金属硅化物中注入掺杂离子后再退火，提高了掺杂离子的固溶度并形成了较高浓度的掺杂离子分离凝结区，从而有效降低了镍基金属硅化物与硅沟道之间的肖特基势垒高度，提高了器件的驱动能力。

【技术实现步骤摘要】

本专利技术涉及一种，特别是涉及一种能有效降低金属硅化物/硅之间的肖特基势垒高度的MOSFET制造方法。
技术介绍
随着传统MOSFET器件持续按比例缩小，源漏电阻不随沟道尺寸缩小而按比例降低，特别是接触电阻随着尺寸减小而近似平方倍增加，使等效工作电压下降，大大影响了按比例缩小的器件的性能。如果在现有MOSFET制造技术中将传统的高掺杂源/漏替换为金属硅化物源漏，可以大幅减小寄生串联电阻以及接触电阻。如图1所示，为现有的金属硅化物源/漏MOSFET(也被称为肖特基势垒源/漏M0SFET)示意图，在体硅衬底IA或绝缘体上硅(SOI)衬底IB中的沟道区2A或2B两侧形成金属硅化物源漏区3A和3B，沟道区上依次形成有栅极结构4A/4B以及栅极侧墙5A/5B，其中金属硅化物被完全作为直接接触沟道的源/漏极材料，无需传统的用于形成高掺杂源漏的离子注入工序。器件衬底中还可以设置浅沟槽隔离STI6A/6B，图中STI并非直接介于体娃衬底和SOI衬底之间，而仅仅是为了方便不例起见，两种衬底实际不相连。在上述肖特基势垒源漏MOSFET中，器件的驱动能力取决于金属硅化物源漏3A/3B与沟道区2A/2B之间的肖特基势垒高度(SBH)。随着SBH降低，驱动电流增大。器件模拟的结果显示，当SBH降低至约0.1eV时，金属硅化物源漏MOSFET可达到与传统大尺寸高掺杂源漏MOSFET相同的驱动能力。金属硅化物通常是镍基金属硅化物，例如由N1、NiPt, NiPtCo与衬底沟道区中的Si反应生成的NiS1、NiPtSi, NiPtCoSi等等。对于镍基金属硅化物和硅之间的接触而言，SBH(或记做Φ,)通常较大，例如0.7eV,因此器件的驱动电流较小，制约了通过镍基金属硅化物降低源漏电阻的新型MOSFET的应用，因此需要一种能有效降低镍基金属硅化物源漏与硅沟道之间的SBH的新器件及其制造方法。如图2A至2D所示，为一种金属硅化物作为掺杂源(SADS)的降低镍基金属硅化物与硅之间SBH的方法步骤的剖面示意图。其中，首先如图2A所示，在衬底I上形成包括栅极绝缘层41、栅极导电层42的栅极堆叠结构4A，在栅极堆叠结构4A两侧形成栅极侧墙5A。其次如图2B所示，在器件上沉积镍基金属层，通常包括N1、NiPt、NiCo、NiTi或其三元合金，然后执行一步自对准硅化物(SALICIDE)工艺(约500°C下退火，形成镍基金属硅化物的低阻相)，或执行两步SALICIDE工艺(约300°C下第一次退火，形成Ni的富集相，去除未反应的金属后，在约500°C下第二次退火，形成镍基金属硅化物的低阻相)，由此消耗部分衬底I的Si并在其中形成镍基金属硅化物的源漏区3A。特别地，当前的SALICIDE工艺优选采用两步退火法。接着如图2C所示，对镍基金属硅化物源漏区3A执行离子注入，对于pMOS而言注入硼(B)等P型杂质离子，对于nMOS而言注入砷(As)等η型杂质离子。最后如图2D所示，执行驱动退火，注入的离子在驱动退火(例如约450 850°C )的驱动下聚集、凝结在源漏区3A与衬底I的沟道区之间的界面处，形成掺杂离子的凝聚区7，从而有效降低了SBH，提高了器件的驱动能力。然而，上述的利用SADS降低SBH方法仍存在不足:注入进入镍基金属硅化物源漏3A的杂质离子的可溶性很差，大量注入的离子无法固溶于镍基金属硅化物中，因此可供降低SBH的掺杂离子数量不足；注入的离子通过晶界扩散从而在镍基金属硅化物与硅之间界面处分凝形成凝聚区7，但是驱动退火采用的温度较低，不足以完全激活分凝的杂质，降低SBH的效果不显著。因此，通过上述常规的SADS方法不足以将SBH降低到小于0.1eV的程度。总之，现有的MOSFET无法有效降低SBH，从而无法有效降低源漏电阻同时有效提高器件驱动能力，严重影响了半导体器件的电学性能，故亟需一种能有效降低SBH的半导体器件及其制造方法。
技术实现思路
由上所述，本专利技术的目的在于提供一种能有效降低SBH的。为此，本专利技术提供了一种半导体器件的制造方法，包括:在包含硅元素的衬底上形成栅极堆叠结构；在衬底以及栅极堆叠结构上沉积镍基金属层；执行第一退火，使得衬底中的硅与镍基金属层反应形成富镍相金属硅化物；执行离子注入，将掺杂离子注入富镍相金属硅化物中；执行第二退火，使得富镍相金属硅化物转化为镍基金属硅化物源漏，并同时在镍基金属硅化物源漏与衬底的界面处形成掺杂离子的分离凝结区。其中，衬底包括体硅、SO1、GeS1、SiC0其中，镍基金属层包括N1、N1-Pt、Ni_Co、N1-Pt-Co。其中，镍基金属层的厚度为I至lOOnm。其中，富镍相金属硅化物包括Ni2S1、Ni3Si, Ni2PtSi, Ni3PtSi, Ni2CoSi, Ni3CoSi,Ni3PtCoSi0其中，第一退火在200至350°C温度下进行10至300s。其中，对于pMOS而言，掺杂离子包括B、Al、Ga、In及其组合，对于nMOS而言，掺杂离子包括N、P、As、O、S、Se、Te、F、Cl及其组合。其中，第二退火的温度为450至850°C。其中，镍基金属硅化物源漏包括NiS1、NiPtS1、NiPtCoSi。依照本专利技术的，通过向富镍相金属硅化物中注入掺杂离子后再退火，提高了掺杂离子的固溶度并形成了较高浓度的掺杂离子分离凝结区，从而有效降低了镇基金属娃化物与娃之间的肖特基势垒.闻度，提闻了器件的驱动能力。本专利技术所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本专利技术的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。附图说明以下参照附图来详细说明本专利技术的技术方案，其中:图1为现有技术的MOSFET的剖面示意图2A至2D为现有技术的降低SBH方法各步骤剖面示意图；以及图3至图7为依照本专利技术的降低SBH的各步骤的剖面示意图。具体实施方式以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技术效果，公开了可有效降低SBH的半导体器件及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。首先，如附图3所示，形成衬底和栅极基本结构。对于本专利技术的实施例，可以采用常规的半导体衬底，例如，可以包括体硅衬底，或其他基本半导体或化合物半导体，例如Ge、根据现有技术公知的设计要求(例如P型衬底或者η型衬底)，所述衬底100包括各种掺杂配置，可以包括外延层，也可以包括绝缘体上半导体(SOI)结构，还可以具有应力以增强性能。鉴于本专利技术采用金属硅化物作为源漏，因此衬底优选地包含硅元素。对于本专利技术的实施例，优选采用SOI衬底。具体地，在体硅衬底100或绝缘体上硅(SOI)衬底110中的沟道区200或210上，形成栅极结构300或310，其中栅极结构300/310包括栅极绝缘层301/311、栅极导电层302/312以及栅极盖层303/313 ;在栅极结构周围形成有栅极侧墙400或410，器件衬底中还可以设置浅沟槽隔离STI 500/510。其中，沟道区200/210长度小于等于20nm，也即器件本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，包括：在包含硅元素的衬底上形成栅极堆叠结构；在衬底以及栅极堆叠结构上沉积镍基金属层；执行第一退火，使得衬底中的硅与镍基金属层反应形成富镍相金属硅化物；执行离子注入，将掺杂离子注入富镍相金属硅化物中；执行第二退火，使得富镍相金属硅化物转化为镍基金属硅化物源漏，并同时在镍基金属硅化物源漏与衬底的界面处形成掺杂离子的分离凝结区。

【技术特征摘要】
1.一种半导体器件的制造方法，包括: 在包含硅元素的衬底上形成栅极堆叠结构； 在衬底以及栅极堆叠结构上沉积镍基金属层； 执行第一退火，使得衬底中的硅与镍基金属层反应形成富镍相金属硅化物； 执行离子注入，将掺杂离子注入富镍相金属硅化物中； 执行第二退火，使得富镍相金属硅化物转化为镍基金属硅化物源漏，并同时在镍基金属硅化物源漏与衬底的界面处形成掺杂离子的分离凝结区。2.如权利要求1的半导体器件的制造方法，其中，衬底包括体硅、SO1、GeS1、SiC。3.如权利要求1的半导体器件的制造方法，其中，镍基金属层包括N1、N1-Pt,N1-Co,N1-Pt-Co。4.如权利要求1的半导体器件的制造方法，其中，镍基金属层的厚度为I至lOOnm。5....

【专利技术属性】
技术研发人员：罗军，赵超，钟汇才，李俊峰，陈大鹏，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：