制作半导体器件的方法技术

本发明专利技术公开了一种制作半导体器件的方法，包括：a）提供半导体衬底，所述半导体衬底包括P型晶体管区和N型晶体管区，且其上依次形成有栅介电层和覆盖层；b）在所述覆盖层上形成暴露所述P型晶体管区的光刻胶层；c）执行氮处理工艺，以在所述P型晶体管区的所述栅介电层和所述覆盖层中掺杂氮；以及d）去除所述光刻胶层。通过在P型晶体管区内的栅介电层和覆盖层的界面处掺杂氮原子来取代界面处的氧原子，可以提高P型晶体管区内的覆盖层的有效功函数值，降低P型晶体管的阈值电压，进而使覆盖层可以同时与P型晶体管区和N型晶体管区的功函数层相匹配。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，尤其涉及一种。
技术介绍
随着栅极尺寸缩短至几十纳米，栅氧化物层的厚度降至3nm以下，引发了栅极电阻过大、栅泄漏增大以及多晶硅栅出现空乏现象等问题。因此，人们又将目光重新投向金属栅极技术，金属栅极技术采用具有较低电阻的金属作为栅极，并且采用具有较大介电常数的材料作为栅介电层。金属栅极技术包括先形成栅(Gate-first)工艺和后形成栅(Gate-last)工艺。Gate-first工艺是指在对硅片进行漏/源区离子注入以及随后的高温退火步骤之前形成金属栅极，Gate-1ast工艺则与之相反。由于Gate-first工艺中金属栅极需经受高温工序，因此该工艺可能会引起热稳定性、阈值电压漂移和栅堆叠层再生长等问题，这对于PMOS来说是非常严重的问题。图1为采用现有技术的Gate-1ast工艺的工艺流程图。如图1所示，执行步骤101，提供半导体衬底，并在半导体衬底上依次形成高介电常数的栅介电层和覆盖层；执行步骤102，在覆盖层上沉积多晶硅层，并对其进行图案化以形成第一伪栅极和第二伪栅极；执行步骤103，在第一伪栅极和第二伪栅极两侧的半导体衬底中形成浅掺杂区；执行步骤104，在第一伪栅极和第二伪栅极两侧形成间隙壁，并在间隙壁两侧的半导体衬底中形成源极和漏极；执行步骤105，在源极和漏极上形成金属硅化物以降低接触电阻；执行步骤106，在步骤105的半导体器件上形成层间介电层，并进行化学机械研磨工艺至露出第一伪栅极和第二伪栅极；执行步骤107，去除第一伪栅极，并形成P型金属栅极；执行步骤108，去除第二伪栅极，并形成N型金属栅极。在栅介电层上形成的覆盖层不但可以作为步骤102的图案化工艺中多晶硅层的刻蚀停止层，而且还可以在该刻蚀工艺以及步骤107和108去除伪栅极过程中保护栅介电层免受损坏。然而，由于N型金属栅极和P型金属栅极下面的覆盖层相同，如果覆盖层的功函数较高则会降低P型晶体管的阈值电压(Vt)，反之，则会降低N型晶体管的阈值电压，因此，很难同时兼顾到N型晶体管和P型晶体管。如果使用中间能隙(midgap)的材料作为覆盖层虽然能够一定程度上兼顾N型晶体管和P型晶体管功函数，但会导致两者的阈值电压都相对比较高。因此，目前急需一种，以解决上述问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了解决现有技术中存在的问题，本专利技术提出了一种，包括:a)提供半导体衬底，所述半导体衬底包括P型晶体管区和N型晶体管区，且其上依次形成有栅介电层和覆盖层山)在所述覆盖层上形成暴露所述P型晶体管区的光刻胶层；c)执行氮处理工艺，以在所述P型晶体管区的所述栅介电层和所述覆盖层中掺杂氮；以及d)去除所述光刻胶层。优选地，所述c)步骤中的所述氮处理工艺为快速热氮化工艺，其中，通入的反应气体为氨气。优选地，反应腔室内的压力为l-30Torr。优选地，反应温度为500-1000°C。优选地，所述氨气的流速为l_60sccm。优选地,反应时间为1-100秒。优选地，所述c)步骤中的所述氮处理工艺包括分耦式等离子体氮化工艺，所述分耦式等离子体氮化工艺中使用脉冲式功率，且通入的反应气体包括氮气。优选地，所述分耦式等离子体氮化工艺中的脉冲式功率为100-3000W。优选地，所述脉冲式功率的占空比为0-50%。优选地，所述氮处理工艺在所述分耦式等离子体氮化工艺之后还包括退火工艺。优选地，所述氮处理工艺为等离子体掺杂工艺，其中，通入的反应气体包括氮气。优选地，所述等离子体掺杂工艺的注入能量为100-2000eV。优选地，所述等离子体掺杂工艺的注入剂量为IOll-1O14个/平方厘米。优选地，所述方法在所述d)步骤之后还包括:在所述覆盖层上分别形成第一伪栅极和第二伪栅极，其中，所述第一伪栅极位于所述N型晶体管区，所述第二伪栅极位于所述P型晶体管区；在所述覆盖层上形成包围所述第一伪栅极和所述第二伪栅极的层间介电层；去除所述第一伪栅极和所述第二伪栅极中的一个并填充金属层，以形成第一金属栅极；以及去除所述第一伪栅极和所述第二伪栅极中的另一个并填充金属层，以形成第二金属栅极。综上所示，通过在P型晶体管区内的栅介电层和覆盖层的界面处掺杂氮原子来取代界面处的氧原子，可以提高P型晶体管区内的覆盖层的有效功函数值，降低P型晶体管的阈值电压，进而使覆盖层可以同时与P型晶体管区和N型晶体管区的功函数层相匹配。此夕卜，掺杂的部分氮原子会扩散到栅介电层中，这部分氮原子不但可以提高栅介电层的介电常数，还可以有效地改善等值氧化膜厚度。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。在附图中， 图1为采用现有技术的Gate-1ast工艺的工艺流程 图2为根据本专利技术一个实施方式制作半导体器件工艺流程 图3A-3H为根据本专利技术一个实施方式制作半导体器件工艺流程中各步骤所获得的器件的剖视图。具体实施方式接下来，将结合附图更加完整地描述本专利技术，附图中示出了本专利技术的实施例。但是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。图2示出了根据本专利技术一个实施方式制作半导体器件工艺流程图，图3A-3H示出了根据本专利技术一个实施方式制作半导体器件工艺流程中各步骤所获得的器件的剖视图。应当注意的是，半导体器件中的部分器件结构可以由CMOS制作流程来制造，因此在本专利技术的方法之前、之中或之后可以提供额外的工艺，且其中某些工艺在此仅作简单的描述。下面将结合图2和图3A-3H来详细说明本专利技术的制作方法。执行步骤201，提供半导体衬底，该半导体衬底包括P型晶体管区和N型晶体管区，且其上依次形成有栅介电层和覆盖层。如图3A所示，半导体衬底300包括P型晶体管区和N型晶体管区，其中，P型晶体管区用于在其内形成P型晶体管，N型晶体管区用于在其内形成N型晶体管。半导体衬底300可以为以下所提到的材料中的至少一种:硅、砷化镓、绝缘体上硅(SOI )、绝缘体上层叠硅(SSOI )、绝缘体上层叠锗化硅(S-SiGeOI )、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在半导体衬底300中可以形成有掺杂区域(未示出)，例如位于P型晶体管区内的N型阱区和位于N型晶体管区内的P型阱区。此外，半导体衬底300中还可以包括隔离结构310，例如浅沟槽隔离(STI)等，隔离结构310可以由氧化硅、氮化硅、氮氧化硅本文档来自技高网...

【技术保护点】
一种制作半导体器件的方法，包括：a）提供半导体衬底，所述半导体衬底包括P型晶体管区和N型晶体管区，且其上依次形成有栅介电层和覆盖层；b）在所述覆盖层上形成暴露所述P型晶体管区的光刻胶层；?c）执行氮处理工艺，以在所述P型晶体管区的所述栅介电层和所述覆盖层中掺杂氮；以及d）去除所述光刻胶层。

【技术特征摘要】
1.一种制作半导体器件的方法，包括: a)提供半导体衬底，所述半导体衬底包括P型晶体管区和N型晶体管区，且其上依次形成有栅介电层和覆盖层； b)在所述覆盖层上形成暴露所述P型晶体管区的光刻胶层； c)执行氮处理工艺，以在所述P型晶体管区的所述栅介电层和所述覆盖层中掺杂氮；以及 d)去除所述光刻胶层。2.按权利要求1所述的方法，其特征在于，所述c)步骤中的所述氮处理工艺为快速热氮化工艺，其中，通入的反应气体为氨气。3.按权利要求2所述的方法，其特征在于，反应腔室内的压力为l-30Torr。4.按权利要求2所述的方法，其特征在于，反应温度为500-1000°C。5.按权利要求2所述的方法，其特征在于，所述氨气的流速为1-eOsccm。6.按权利要求2所述的方法，其特征在于，反应时间为1-100秒。7.按权利要求1所述的方法，其特征在于，所述c)步骤中的所述氮处理工艺包括分耦式等离子体氮化工艺，所述分耦式等离子体氮化工艺中使用脉冲式功率，且通入的反应气体包括氮气。8.按权利要求7所述的方法，其特征在于，所述分耦式等离子体氮化工艺中的脉冲式功...

【专利技术属性】
技术研发人员：陈勇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：