制作半导体器件的方法技术

本发明专利技术公开了一种制作半导体器件的方法，包括：a）提供半导体衬底，所述半导体衬底包括P型晶体管区和N型晶体管区，且其上依次形成有栅介电层和覆盖层；b）在所述覆盖层上形成暴露所述P型晶体管区的光刻胶层；c）执行氮处理工艺，以在所述P型晶体管区的所述栅介电层和所述覆盖层中掺杂氮；以及d）去除所述光刻胶层。通过在P型晶体管区内的栅介电层和覆盖层的界面处掺杂氮原子来取代界面处的氧原子，可以提高P型晶体管区内的覆盖层的有效功函数值，降低P型晶体管的阈值电压，进而使覆盖层可以同时与P型晶体管区和N型晶体管区的功函数层相匹配。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，尤其涉及一种。
技术介绍
随着栅极尺寸缩短至几十纳米，栅氧化物层的厚度降至3nm以下，引发了栅极电阻过大、栅泄漏增大以及多晶硅栅出现空乏现象等问题。因此，人们又将目光重新投向金属栅极技术，金属栅极技术采用具有较低电阻的金属作为栅极，并且采用具有较大介电常数的材料作为栅介电层。金属栅极技术包括先形成栅(Gate-first)工艺和后形成栅(Gate-last)工艺。Gate-first工艺是指在对硅片进行漏/源区离子注入以及随后的高温退火步骤之前形成金属栅极，Gate-1ast工艺则与之相反。由于Gate-first工艺中金属栅极需经受高温工序，因此该工艺可能会引起热稳定性、阈值电压漂移和栅堆叠层再生长等问题，这对于PMOS来说是非常严重的问题。图1为采用现有技术的Gate-1ast工艺的工艺流程图。如图1所示，执行步骤101，提供半导体衬底，并在半导体衬底上依次形成高介电常数的栅介电层和覆盖层；执行步骤102，在覆盖层上沉积多晶硅层，并对其进行图案化以形成第一伪栅极和第二伪栅极；执行步骤103，在第一伪栅极和第二伪栅极两侧的半导体衬底中形成浅掺杂区；执本文档来自技高网...

【技术保护点】
一种制作半导体器件的方法，包括：a）提供半导体衬底，所述半导体衬底包括P型晶体管区和N型晶体管区，且其上依次形成有栅介电层和覆盖层；b）在所述覆盖层上形成暴露所述P型晶体管区的光刻胶层；?c）执行氮处理工艺，以在所述P型晶体管区的所述栅介电层和所述覆盖层中掺杂氮；以及d）去除所述光刻胶层。

【技术特征摘要】
1.一种制作半导体器件的方法，包括: a)提供半导体衬底，所述半导体衬底包括P型晶体管区和N型晶体管区，且其上依次形成有栅介电层和覆盖层； b)在所述覆盖层上形成暴露所述P型晶体管区的光刻胶层； c)执行氮处理工艺，以在所述P型晶体管区的所述栅介电层和所述覆盖层中掺杂氮；以及 d)去除所述光刻胶层。2.按权利要求1所述的方法，其特征在于，所述c)步骤中的所述氮处理工艺为快速热氮化工艺，其中，通入的反应气体为氨气。3.按权利要求2所述的方法，其特征在于，反应腔室内的压力为l-30Torr。4.按权利要求2所述的方法，其特征在于，反应温度为500-1000°C。5.按权利要求2所述的方法，其特征在于，所述氨气的流速为1-eOsccm。6.按权利要求2所述的方法，其特征在于，反应时间为1-100秒。7.按权利要求1所述的方法，其特征在于，所述c)步骤中的所述氮处理工艺包括分耦式等离子体氮化工艺，所述分耦式等离子体氮化工艺中使用脉冲式功率，且通入的反应气体包括氮气。8.按权利要求7所述的方法，其特征在于，所述分耦式等离子体氮化工艺中的脉冲式功...

【专利技术属性】
技术研发人员：陈勇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：