半导体器件的制作方法技术

本发明专利技术公开了一种半导体器件的制作方法，包括：提供包含第一晶体管区和第二晶体管区的半导体衬底，第一晶体管区和第二晶体管区内分别形成有第一伪栅极和第二伪栅极，在半导体衬底上形成有覆盖第一伪栅极和第二伪栅极的盖帽层，且在第一伪栅极和第二伪栅极之间填充有层间介电层；去除第一晶体管区内的盖帽层的一部分以暴露第一伪栅极；去除第一伪栅极以形成第一填充开口；在层间介电层和盖帽层上以及第一填充开口内形成第一金属层；执行化学机械研磨工艺并停止在第二伪栅极上的盖帽层中。本发明专利技术的方法可以防止化学机械研磨过程中形成的浆状研磨残留物粘附在第二伪栅极表面，避免其成为后续工艺的缺陷源，阻碍后续形成第二金属栅极。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，尤其涉及一种。
技术介绍
随着栅极尺寸缩短至几十纳米，栅氧化物层的厚度降至3nm以下，引发了栅极电阻过大、栅泄漏增大以及多晶硅栅出现空乏现象等问题。因此，人们又将目光重新投向金属栅极技术，金属栅极技术采用具有较低电阻的金属作为栅极，并且采用具有较大介电常数的材料作为栅介电层。金属栅极技术包括先形成栅(Gate-first)工艺和后形成栅(Gate-last)工艺。Gate-first工艺是指在对硅片进行漏/源区离子注入以及随后的高温退火步骤之前形成金属栅极，Gate-1ast工艺则与之相反。由于Gate-first工艺中金属栅极需经受高温工序，因此该工艺可能会引起热稳定性、阈值电压漂移和栅堆叠层再生长等问题，这对于PMOS来说是非常严重的问题。在Gate-1ast工艺中，由于N型晶体管和P型晶体管需要由不同的功函数金属层，因此，通常需要分别形成N型晶体管的金属栅极和P型晶体管的金属栅极。图1A-1F为采用现有技术的Gate-1ast工艺形成半导体器件过程中各步骤的剖视图。如图1A所示，提供半导体衬底100。半导体衬底100上形成有用于形成N型金属栅极的第一伪栅极101和用于形成P型金属栅极的第二伪栅极102。在半导体衬底100、第一伪栅极101和第二伪栅极102上还形成有盖帽层103。在盖帽层103上形成有层间介电层104。如图1B所示，执行化学机械研磨工艺去除图1A中线A-A以上的部分，即化学机械研磨停止在第一伪栅极101和第二伪栅极102的表面以下。如图1C所示，去除第二伪栅极102，并在去除第二伪栅极102后形成的填充开口内以及第一伪栅极101和层间介电层104上形成P型金属层106。如图1D所示，执行化学机械研磨工艺去除图1C中线B-B以上的部分，即化学机械研磨停止在第一伪栅极101的表面以下，以形成P型金属栅极107。如图1E所示，去除第一伪栅极101，并在去除第一伪栅极101后形成的填充开口内以及P型金属栅极107和层间介电层104上形成N型金属层108。如图1F所示，执行化学机械研磨工艺去除图1E中线C-C以上的部分，即化学机械研磨停止在P型金属栅极107的表面以下，以形成N型金属栅极109。然而，在形成P型金属栅极107过程中，为了保证第一伪栅极101和层间介电层104上的P型金属层106被完全去除，通常会进行过研磨(如图1C-1D所示)，因而导致过研磨过程中第一伪栅极101和P型金属栅极107同时暴露。这样很容易在第一伪栅极101表面形成浆状研磨残留物，并且这些浆状研磨残留物会粘附在第一伪栅极101表面很难被清洗干净。这些浆状研磨残留物不但会成为后续工艺的缺陷源，甚至会阻碍后续去除第一伪栅极101，进而造成N型金属栅极填充失败。因此，目前急需一种制作半导体器件的方法，以解决上述问题
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了解决现有技术中存在的问题，本专利技术提出了一种，包括:a)提供半导体衬底，所述半导体衬底包含第一晶体管区和第二晶体管区，所述第一晶体管区和所述第二晶体管区内分别形成有第一伪栅极和第二伪栅极，在所述半导体衬底上形成有覆盖所述第一伪栅极和所述第二伪栅极的盖帽层，且在所述第一伪栅极和所述第二伪栅极之间填充有层间介电层山)去除所述第一晶体管区内的所述盖帽层的一部分，以暴露所述第一伪栅极；c)去除所述第一伪栅极，以形成第一填充开口 ；d)在所述层间介电层和所述盖帽层上以及所述第一填充开口内形成第一金属层；以及e)执行化学机械研磨工艺并停止在所述第二伪栅极上的所述盖帽层中。优选地，所述a)步骤包括:在所述半导体衬底上的所述第一晶体管区和所述第二晶体管区内分别形成第一伪栅极和第二伪栅极，在所述半导体衬底、所述第一伪栅极和所述第二伪栅极上依次形成所述盖帽层和所述层间介电层；以及执行化学机械研磨工艺并停止在所述第一伪栅极和所述第二伪栅极上的所述盖帽层中。优选地，所述盖帽层的厚度为50-300埃。优选地，所述b)步骤包括:在所述盖帽层和所述层间介电层上形成暴露所述第一晶体管区内的盖帽层的掩膜层；采用干法刻蚀去除暴露的盖帽层的一部分，以暴露所述第一伪栅极。优选地，所述第一金属层包括依次形成的第一功函数层、第一阻挡层和第一金属材料层。优选地，所述方法在所述e)步骤之后还包括:f)去除所述第二伪栅极以形成第二填充开口 ；g)在所述第二填充开口内形成第二金属栅极。优选地，所述f)步骤包括:去除所述第二晶体管区内的所述盖帽层的一部分，以暴露所述第二伪栅极；以及去除所述第二伪栅极，以形成第二填充开口。优选地，所述g)步骤包括:在所述层间介电层、所述盖帽层和所述第一金属层上以及所述第二填充开口内形成第二金属层；以及执行化学机械研磨工艺至露出所述第一填充开口和所述第二填充开口两侧的盖帽层，以分别形成第一金属栅极和第二金属栅极。优选地，所述第二金属层包括依次形成的第二功函数层、第二阻挡层和第二金属材料层。优选地，所述第一晶体管区和所述第二晶体管区中的一个为用于形成P型晶体管的P型晶体管区，所述第一晶体管区和所述第二晶体管区中的另一个为用于形成N型晶体管的N型晶体管区。综上所示，通过在形成第一金属栅极过程中在第二伪栅极上保留盖帽层，来避免第二伪栅极和第一金属栅极同时暴露，防止化学机械研磨过程中形成的浆状研磨残留物粘附在第二伪栅极表面，进而避免这些浆状研磨残留物成为后续工艺的缺陷源，阻碍后续形成第二金属栅极。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。在附图中， 图1A-1F为采用现有技术的Gate-1ast工艺形成半导体器件过程中各步骤的剖视图； 图2为根据本专利技术一个实施方式制作半导体器件工艺流程 图3A-3J为根据本专利技术一个实施方式制作半导体器件工艺流程中各步骤所获得的器件的剖视图。具体实施例方式接下来，将结合附图更加完整地描述本专利技术，附图中示出了本专利技术的实施例。但是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。图2示出了根据本专利技术一个实施方式制作半导体器件工艺流程图，图3A-3J示出了根据本专利技术一个实施方式制作半导体器件工艺流程中各步骤所获得的器件的剖视图。应当注意的是，半导体器件中的部分器件结构可以由CMOS制作流程来制造，因此在本专利技术的方法之前、之中或之后可以提供额外的工艺，本文档来自技高网...

【技术保护点】
一种半导体器件的制作方法，包括：a）提供半导体衬底，所述半导体衬底包含第一晶体管区和第二晶体管区，所述第一晶体管区和所述第二晶体管区内分别形成有第一伪栅极和第二伪栅极，在所述半导体衬底上形成有覆盖所述第一伪栅极和所述第二伪栅极的盖帽层，且在所述第一伪栅极和所述第二伪栅极之间填充有层间介电层；b）去除所述第一晶体管区内的所述盖帽层的一部分，以暴露所述第一伪栅极；?c）去除所述第一伪栅极，以形成第一填充开口；?d）在所述层间介电层和所述盖帽层上以及所述第一填充开口内形成第一金属层；以及e）执行化学机械研磨工艺并停止在所述第二伪栅极上的所述盖帽层中。

【技术特征摘要】
1.一种半导体器件的制作方法，包括: a)提供半导体衬底，所述半导体衬底包含第一晶体管区和第二晶体管区，所述第一晶体管区和所述第二晶体管区内分别形成有第一伪栅极和第二伪栅极，在所述半导体衬底上形成有覆盖所述第一伪栅极和所述第二伪栅极的盖帽层，且在所述第一伪栅极和所述第二伪栅极之间填充有层间介电层； b)去除所述第一晶体管区内的所述盖帽层的一部分，以暴露所述第一伪栅极； c)去除所述第一伪栅极，以形成第一填充开口； d)在所述层间介电层和所述盖帽层上以及所述第一填充开口内形成第一金属层；以及 e)执行化学机械研磨工艺并停止在所述第二伪栅极上的所述盖帽层中。2.按权利要求1所述的方法，其特征在于，所述a)步骤包括: 在所述半导体衬底上的所述第一晶体管区和所述第二晶体管区内分别形成第一伪栅极和第二伪栅极，在所述半导体衬底、所述第一伪栅极和所述第二伪栅极上依次形成所述盖帽层和所述层间介电层；以及 执行化学机械研磨工艺并停止在所述第一伪栅极和所述第二伪栅极上的所述盖帽层中。3.按权利要求1所述的方法，其特征在于，所述盖帽层的厚度为50-300埃。4.按权利要求1所述的方法，其特征在于，所述b)步骤包括: 在所述盖帽层和所述层间介电层上形成暴露所述第一晶体管区内的盖帽层的掩膜...

【专利技术属性】
技术研发人员：朱普磊，陈枫，蒋莉，黎铭琦，曹均助，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：