半导体器件及其制造方法技术

公开了用于制造半导体器件的方法。应变材料形成在衬底的腔中并且与衬底中的隔离结构相邻。应变材料具有位于衬底表面上方的角部。所公开的方法提供了用于利用衬底腔中的增加部分形成与隔离结构相邻的应变材料的改进方法，以增强载流子迁移率并提升器件性能。通过提供处理以重新分布腔中角部的至少一部分来实现改进的形成方法。本发明专利技术还提供了半导体器件及其制造方法。

【技术实现步骤摘要】

本专利技术涉及集成电路制造，更具体地，涉及具有应变结构的半导体器件。
技术介绍
当诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件通过各种技术节点尺寸缩小时，高k栅极介电层和金属栅电极层被结合到MOSFET的栅叠层中以利用减小的部件尺寸提高器件性能。此外，利用选择性生长硅锗(SiGe)的MOSFET的源极和漏极(S/D)凹进腔中的应变结构可用于增强载流子迁移率。然而，在互补金属氧化物半导体(CMOS)制造中存在实施这种部件和工艺的挑战。随着栅极长度和器件之间的间隔的减小，这些问题更加恶化。例如，对于半导体器件来说难以实现增强的载流子迁移率，因为应变材料不能将给定量的应变传送到半导体器件的沟道区域中，从而增加了器件不稳定和/或器件故障的可能性。
技术实现思路
为了解决现在技术中所存在的缺陷，根据本专利技术的一方面，提供了一种用于制造半导体器件的方法，包括在衬底中形成隔离部件；在所述衬底的上方形成栅叠层；在所述衬底中形成凹进腔，其中，所述凹进腔水平地定位在所述栅叠层和所述隔离部件之间；在所述凹进腔中形成外延(epi)材料，其中，所述外延材料具有位于所述凹进腔上方的角部；以及提供处理以重新分布所述凹进腔中的所述角部的至少一部分。该方法还包括在处理步骤之前，在所述外延材料的上方形成保护层。在该方法中，所述保护层是通过外延生长工艺形成的Si。在该方法中，在低于处理温度的温度下形成所述保护层。在该方法中，所述保护层具有不大于大约5nm的厚度。在该方法中，所述外延材料为SiGe。在该方法中，在低于处理温度的温度下形成所述外延材料。该方法还包括在处理之后，在所述外延材料的上方形成接触部件。在该方法中，在处理之后，所述外延材料具有(311)晶面在该方法中，所述角部的顶端高度在大约Inm和大约IOnm之间的范围内。根据本专利技术的另一方面，提供了一种用于制造半导体器件的方法，包括在衬底中形成隔离部件；在所述衬底的的上方形成栅叠层；在所述衬底中形成源极/漏极(S/D)凹进腔，其中，所述S/D凹进腔定位在所述栅叠层和所述隔离部件之间；在所述S/D凹进腔中形成外延(epi)材料,其中，所述外延材料具有包含晶面的上表面；以及加热所述外延材料以将所述上表面转换为偏离所述晶面。在该方法中，以范围在大约650°C至大约850°C之间的温度实施加热步骤。该方法还包括以范围在大约7 00°C至大约800°C之间的温度在所述外延材料的上方形成外延Si层。该方法还包括在所述外延Si层的上方形成接触部件。根据本专利技术的又一方面，提供了一种半导体器件，包括栅叠层，位于衬底上方；隔离结构，位于所述衬底中；以及应变部件，设置在所述栅叠层和所述隔离结构之间并且设置在所述衬底中，其中，所述应变部件包括上表面，与具有第一晶面的所述隔离结构相邻；和侧表面，与具有第二晶面的所述栅叠层相邻，其中，所述第一晶面不同于所述第二晶面。该器件还包括接触部件，位于所述应变部件上方。该器件还包括保护层，位于所述应变部件和所述接触部件之间。在该器件中，所述第一晶面为(111)。在该器件中，所述第二晶面为(311)。该器件还包括外延Si层， 位于所述应变部件上方。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的相对尺寸可以被任意增加或减少。图1是示出根据本公开各个方面的用于制造包括应变结构的半导体器件的方法的流程图；以及图2至图8示出了根据本公开各个方面的处于各个制造阶段的半导体器件的应变结构的示意性截面图。具体实施例方式应该理解，以下专利技术提供了用于实施本专利技术不同部件的许多不同的实施例或实例。以下描述部件和布置的具体实例以简化本专利技术。当然，这些仅是实例，而不用于限制的目的。例如，以下描述中第一部件形成在第二部件上或之上可包括第一部件和第二部件以直接接触形成的实施例，并且也可包括其中额外的部件形成在第一部件和第二部件之间，使得第一部件和第二部件不直接接触的实施例。再者，本专利技术可以在各个示例中重复参考数字和/或字母。该重复是为了简明和清楚，而且其本身没有规定所述各种实施例和/或结构之间的关系。图1是示出根据本专利技术的各个方面用于制造半导体器件200的方法100的流程图。图2至图8示出了根据图1的方法100实施例半导体器件200处于各个制造阶段的示意性截面图。半导体器件200可以包括在微处理器、存储单元和/或其他集成电路(IC)中。应该注意，图1的方法不制造完成的半导体器件200。可以使用互补金属氧化物半导体(CMOS)技术处理来制造完成的半导体器件200。因此，应该理解，可以在图1的方法之前、之间、和之后提供附加工艺，并且一些其他工艺可以仅在本文中进行简要描述。此外，简化了图1至图8以更好地理解本公开。例如，尽管附图示出了半导体器件200，但应该理解，IC可以包括许多其他器件，包括电阻器、电容器、电感器、熔丝等。参考图1和图2，方法100开始于步骤102，其中，设置包括表面202s的衬底202。在一个实施例中，衬底202包括多晶硅衬底(例如，晶圆)。在本实施例中，衬底202指的是(100)衬底，该(100)衬底具有由(100)晶面形成的表面202s。在可选实施例中，衬底202可包括绝缘体上娃(SOI)结构。衬底202可以进一步包括有源区域204。有源区域204可以设计要求包括各种掺杂结构。在一些实施例中，有源区域204可以掺杂有P型或η型掺杂物。例如，有源区域204可以掺杂有P型掺杂物，使用诸如硼或BF2的化学物质来实施该掺杂；掺杂有η型掺杂物，使用诸如磷或砷的化学物质来实施该掺杂；和/或其组合。有源区域204可以用作被配置成用于N型金属氧化物半导体晶体管器件(称为NM0S)的区域和被配置成用于P型金属氧化物半导体晶体管器件(称为PM0S)的区域。在一些实施例中，隔离结构206a和206b形成在衬底202中以隔离各个有源区域204。例如，隔离结构206a和206b使用诸如硅局部氧化(LOCOS)或浅沟槽隔离(STI)的隔离技术来形成，以限定并电隔离各个有源区域204。在本实施例中，隔离结构206a和206b包括STI。隔离结构206a和206b可包括氧化硅、氮化硅、氮氧化硅、掺杂氟化物的硅酸盐玻璃(FSG)、低k介电材料、其他适当材料和/或其组合。可以通过任何适当工艺形成隔离结构206a和206b，在本实施例中，可以通过任何适当工艺形成STI。作为一个实例，STI的形成包括通过光刻工艺图案化半导体衬底202，在衬底202中蚀刻沟槽(例如，通过使用干蚀刻、湿蚀刻和/或等离子体蚀刻工艺)，以及用介电材料填充沟槽(例如，通过使用化学汽相沉积工艺)。在一些实施例中，填充的沟槽可以具有多层结构，诸如用氮化硅或氧化硅填充的热氧化物衬垫层。仍然参考图2，在至少一个实施例中，栅叠层210a、2IOb和2IOc形成在衬底202的表面202s的上方。在一些实施例中，栅叠层210a、210b和210c通过在衬底202上顺序沉积和图案化栅极介电层212、栅电极层214和硬掩模层216来形成。在一个实例中，栅极介电层212为包括氧化硅、氮化硅、氮氧化硅、高k电介本文档来自技高网...

【技术保护点】
一种用于制造半导体器件的方法，包括：在衬底中形成隔离部件；在所述衬底的上方形成栅叠层；在所述衬底中形成凹进腔，其中，所述凹进腔水平地定位在所述栅叠层和所述隔离部件之间；在所述凹进腔中形成外延(epi)材料，其中，所述外延材料具有位于所述凹进腔上方的角部；以及提供处理以重新分布所述凹进腔中的所述角部的至少一部分。

【技术特征摘要】
2011.10.04 US 13/252,3461.一种用于制造半导体器件的方法，包括 在衬底中形成隔离部件； 在所述衬底的上方形成栅叠层； 在所述衬底中形成凹进腔，其中，所述凹进腔水平地定位在所述栅叠层和所述隔离部件之间； 在所述凹进腔中形成外延(epi)材料，其中，所述外延材料具有位于所述凹进腔上方的角部；以及 提供处理以重新分布所述凹进腔中的所述角部的至少一部分。2.根据权利要求1所述的方法，还包括 在处理步骤之前，在所述外延材料的上方形成保护层。3.根据权利要求2所述的方法，其中，所述保护层是通过外延生长工艺形成的Si。4.根据权利要求2所述的方法，其中，在低于处理温度的温度下形成所述保护层。5.根据权利要求2所述的方法，其中，所述保护层具有不大于大约5nm的厚度。6.根据权利要求1所述的方法，其中，所述外延材料为SiGe。7.根据...

【专利技术属性】
技术研发人员：舒丽丽，蔡邦彦，李资良，李启弘，李彦儒，游明华，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：