本发明专利技术提供了一种SOI结构及其制造方法，其制作的绝缘埋层BOX由三部分组成，其中，因为在离子注入形成绝缘埋层之前，在辅助栅极周围设置了辅助侧墙，离子注入时，其下方形成了连接辅助栅极下方的第一BOX和未被辅助栅极和辅助侧墙覆盖的半导体衬底基体下方的第二BOX的第三BOX，第三BOX作为第一和第二BOX之间的过渡区域，同时解决了三部分BOX连接角度尖锐和断裂问题。同时，以此结构的SOI作为衬底，在BOX上方的顶层硅上制作MOS器件，能够避免由于BOX隔离不充分引起的漏电流增大问题。
【技术实现步骤摘要】
本专利技术涉及一种半导体器件及其制造方法，特别涉及一种绝缘层上硅和基于绝缘层上硅的MOS器件及其制造方法。
技术介绍
众所周知，现代的集成电路(IC)工艺主要是在硅衬底的器件面上生长半导体器件，并将半导体器件组成电路。IC工艺中普遍采用的硅衬底是体硅(Bulk Silicon)，在体硅的器件面制作半导体器件遇到的主要问题有:制作金属氧化物半导体场效应管(MOS)器件过程中必须采用阱(根据阱内的多数载流子性质又分为N阱和P阱)的复杂隔离工艺。同时，在IC工艺向超大规模集成电路(VLSIC)发展的过程中，其取得快速发展的动力主要源于不断减小的半导体器件特征尺寸和不断增加的芯片面积，当半导体器件的特征尺寸减小到一定程度时会出现一系列问题，例如:半导体器件尺寸减小导致热载流子效应，因此需要降低工作时的电源电压。为了保证电路性能阈值电压也要随之降低，必然导致半导体器件在转换到关闭状态时漏电流的迅速增加；体硅中的寄生闩锁效应；由于半导体器件的特征尺寸减小，电源电压降低导致的软失效问题，降低了电路的抗干扰能力；以及半导体器件之间的隔离区所占芯片面积的比例增大造成的寄生电容增大的问题。由此可见，采用与体硅类似的半导体衬底基体作为第一代硅衬底已经受到了多方面的挑战，于是提出半导体衬底基体中加入一层绝缘层，也就是绝缘层上硅(S0I，Silicon-On-1nsulator)技术。如图1所示，以基于体娃100的SOI技术为例进行说明，SOI技术将体硅100分为三层，表面是一层很薄的顶层硅102 (Top Silicon)，用于制造半导体器件，顶层硅102的厚度从200埃到几微米，取决与不同的应用；顶层硅102下方是依托在体娃100上的绝缘埋层(buried insulating layer),这种绝缘埋层通常是二氧化娃，因此称为氧化埋层(BOX，Buried Oxide) 101, BOX 101的厚度范围约为几百到数千埃；Β0Χ 101下方是剩余的体硅部分。由于顶层硅102位于绝缘埋层上方也称为S0I。相比体硅100，由SOI作为硅衬底有如下优点，如能实现IC中半导体器件的介质隔离，无需采用阱的复杂隔离工艺，彻底消除在体硅100上制作MOS器件会出现的寄生闩锁效应；采用SOI技术制成的IC还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小等，特别适用于低压低功耗IC的制造。对SOI结构研究已有20多年的历史，发展了多种SOI制造技术，其中包括:键合(Bonding)、激光再结晶、注氧隔离(SIM0X, Separation by Implanted Oxygen)、智能剥离(Smart-cut)以及最近发展起来的等离子浸没式离子注入技术(PIII)。SIMOX是目前最成熟的SOI制造技术，也是目前研究最多的形成SOI的方法。当今半导体制造的趋势是不断减小SOI的厚度，以此SOI作为衬底，在SOI的器件面制作半导体器件，例如MOS器件。美国专利US2011/012136提出了一种基于SOI的MOS器件制作方法，下面以如图2所示的现有技术中基于SOI的MOS器件制作工艺流程图，说明现有技术中基于SOI的MOS器件制作详细步骤。步骤01，图3为现有技术中基于SOI的MOS器件制作方法的步骤01的剖面结构示意图，如图3所示，半导体衬底基体的器件面上依次制作介质层301和辅助栅极302 (dummygate)。本步骤中，所述半导体衬底基体可以是现有技术中广泛应用的几种半导体材料，例如:体娃、SOI和蓝宝石上娃(silicon-on-sapphire, SOS)中的任意一种。所述半导体衬底基体并不限于上述半导体材料，还可以是其他半导体材料，包括:硅、锗、硅锗合金、碳化硅、碳化硅锗合金以及其他III主族元素和V主族元素组成的半导体化合物。本实施例中以体硅300为例对现有技术进行说明。本步骤中，首先，用沉积或氧化的方法在体硅300的器件面上制作介质层301，介质层301的厚度范围是2到10纳米，其材料是氧化硅和/或氮化硅；然后由光刻和反应离子刻蚀(RIE)等传统的形成栅极步骤,在介质层301上方制作dummy gate 302,具体的,dummygate 302由多晶硅层303303和位于多晶硅层303上方的盖层304 (例如氮化硅)两部分组成，其中，沉积形成多晶硅层303的厚度范围是10到100纳米，氮化或沉积形成盖层304的厚度范围是I到10纳米。所述介质层301和dummy gate 302的具体制作方法和步骤均为现有技术，不再赘述。步骤02，图4为现有技术中基于SOI的MOS器件制作方法的步骤02的剖面结构示意图，如图4所示，半导体衬底基体中制作绝缘埋层，形成SOI ；本步骤中，以氧化埋层405(B0X)为例制作绝缘埋层，形成BOX 405的方法是SM0X，该方法将氧离子以离子注入的方式注入到以体硅300中，在能够形成BOX 405的条件下对离子注入后的体硅300进行退火，退火后形成的BOX 405将体硅300隔离成三部分，其中，位于BOX 405上方，靠近体硅300器件面的部分为顶层硅406，顶层硅406、B0X 405和剩余的体硅300部分共同组成了 SOI，SIMOX的具体方法和相关步骤参数为现有技术，不再赘述。本步骤制作完毕后，将包含BOX 405结构的体硅300作为半导体衬底，后续步骤将在此半导体衬底的器件面，也就是顶层硅406上制作MOS器件。需要注意的是，由于dummy gate 302的所在高度大于其两侧的介质层，因此在SMOX的氧离子注入后，BOX 405呈台阶状，如图4所示，相比其他没有被dummy gate 302覆盖的体硅300下方的部分BOX 405b (第二 B0X405b)，dummy gate 302下方的部分BOX405a (第一BOX 405a)的位置稍浅；对SOI结构来说,则dummy gate 302下方的顶层娃406a厚度要小于其他部分的顶层硅406b。步骤03、图5为现有技术中基于SOI的MOS器件制作方法的步骤03的剖面结构示意图，如图5所示，以SOI为衬底，在顶层硅406上制作MOS器件，包括源极和漏极508、侧墙507、以及去除dummy gate 302和其下方的部分介质层301后,在打开的栅极窗口中制作高介电系数金属栅极(HKMG)；其中，MOS器件制作的后续步骤:在dummy gate 302周围形成侧墙507，源漏极注入，以及去除dummy gate 302和部分介质层301后制作HKMG的工艺均为现有技术,不再赘述。其中，HKMG由栅极导体510和其下方的栅极介电层509两部分组成。以上步骤可见，现有技术为了制作具有不同厚度顶层硅406(top silicon)的S0I，并以此SOI为衬底制作MOS器件，首先在半导体衬底基体上制作dummy gate 302，然后利用dummy gate 302的存在,在半导体衬底基体中形成台阶状绝缘埋层的结构，以台阶状绝缘埋层为隔离，形成由不同厚度顶层硅406组成的SOI，最后以此SOI为衬底，在SOI的器件面上制作MOS器件，该方法存在的问题主要有两个:第一、离子注入形成的绝缘埋层轮廓由dummy gate本文档来自技高网...
【技术保护点】
一种绝缘层上硅的制作方法，提供半导体衬底基体，其特征在于，该方法包括：所述半导体衬底基体的器件面上依次制作介质层和辅助栅极；所述介质层和辅助栅极表面沉积第二介质层，在所述辅助栅极侧壁形成辅助侧墙；从所述介质层、辅助栅极和辅助侧墙上方对所述半导体衬底基体进行注氧隔离，在所述辅助栅极下方的半导体基体衬底中形成第一绝缘埋层，所述辅助侧墙两侧的介质层下方的半导体基体衬底中形成第二绝缘埋层，所述辅助侧墙下方的半导体衬底基体中形成第三绝缘埋层，所述第三绝缘埋层的两端分别连接呈台阶状的所述第一绝缘埋层和第二绝缘埋层，且所述第三绝缘层呈曲面；去除所述辅助栅极和第二介质层。
【技术特征摘要】
1.一种绝缘层上硅的制作方法，提供半导体衬底基体，其特征在于，该方法包括: 所述半导体衬底基体的器件面上依次制作介质层和辅助栅极； 所述介质层和辅助栅极表面沉积第二介质层，在所述辅助栅极侧壁形成辅助侧墙；从所述介质层、辅助栅极和辅助侧墙上方对所述半导体衬底基体进行注氧隔离，在所述辅助栅极下方的半导体基体衬底中形成第一绝缘埋层，所述辅助侧墙两侧的介质层下方的半导体基体衬底中形成第二绝缘埋层，所述辅助侧墙下方的半导体衬底基体中形成第三绝缘埋层，所述第三绝缘埋层的两端分别连接呈台阶状的所述第一绝缘埋层和第二绝缘埋层，且所述第三绝缘层呈曲面； 去除所述辅助栅极和第二 介质层。2.根据权利要求1所述的方法，其特征在于，所述第二介质层是二氧化硅或者氮化硅，所述第二介质层的厚度范围是100埃到1000埃。3.根据权利要求1所述的方法，其特征在于，位于所述第一绝缘埋层上方的第一部分顶层硅厚度小于位于所述第二绝缘埋层上方的第二部分顶层硅厚度；所述第一部分顶层硅厚度范围是5纳米到70纳米。4.一种绝缘层上硅的结构，包括半导体衬底基体中由绝缘埋层隔离出的顶层硅，其特征在于，所述顶层硅呈台阶状，包括位于中间的第一顶层硅，所述第一顶层硅两边的第二顶层硅，和连接所述第一顶层硅和第二顶层硅的第三顶层硅，所述第一顶层硅厚度小于所述第二顶层硅厚度，且所述第三顶层硅靠近所述绝缘埋层的界面是曲面。5.根据权利要求4所述的结构，其特征在于，所述第一顶层硅厚度范围是5纳米到70纳米。6.一种基于绝缘层上硅的金属氧化半导体场效应管器件的制作方法，提供半导体基体，其特征在于，该方法包括: 所述半导体衬底基体的器件面上依次制作介质层和辅助栅极； 所述介质层和辅助栅极表面沉积第二介质层，在所述辅助栅极侧壁形成辅助侧墙；从所述介质层、辅助栅极和辅助侧墙上方对所述半导体衬底基体进行注氧隔离，在所述辅助栅极下方的半导体基体衬底中形成第一绝缘埋层，所述辅助侧墙两侧的介质...
【专利技术属性】
技术研发人员：洪中山，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：
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