一种SOI和基于SOI的MOS器件及其制作方法技术

本发明专利技术提供了一种SOI结构及其制造方法，其制作的绝缘埋层BOX由三部分组成，其中，因为在离子注入形成绝缘埋层之前，在辅助栅极周围设置了辅助侧墙，离子注入时，其下方形成了连接辅助栅极下方的第一BOX和未被辅助栅极和辅助侧墙覆盖的半导体衬底基体下方的第二BOX的第三BOX，第三BOX作为第一和第二BOX之间的过渡区域，同时解决了三部分BOX连接角度尖锐和断裂问题。同时，以此结构的SOI作为衬底，在BOX上方的顶层硅上制作MOS器件，能够避免由于BOX隔离不充分引起的漏电流增大问题。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件及其制造方法，特别涉及一种绝缘层上硅和基于绝缘层上硅的MOS器件及其制造方法。
技术介绍
众所周知，现代的集成电路(IC)工艺主要是在硅衬底的器件面上生长半导体器件，并将半导体器件组成电路。IC工艺中普遍采用的硅衬底是体硅(Bulk Silicon)，在体硅的器件面制作半导体器件遇到的主要问题有:制作金属氧化物半导体场效应管(MOS)器件过程中必须采用阱(根据阱内的多数载流子性质又分为N阱和P阱)的复杂隔离工艺。同时，在IC工艺向超大规模集成电路(VLSIC)发展的过程中，其取得快速发展的动力主要源于不断减小的半导体器件特征尺寸和不断增加的芯片面积，当半导体器件的特征尺寸减小到一定程度时会出现一系列问题，例如:半导体器件尺寸减小导致热载流子效应，因此需要降低工作时的电源电压。为了保证电路性能阈值电压也要随之降低，必然导致半导体器件在转换到关闭状态时漏电流的迅速增加；体硅中的寄生闩锁效应；由于半导体器件的特征尺寸减小，电源电压降低导致的软失效问题，降低了电路的抗干扰能力；以及半导体器件之间的隔离区所占芯片面积的比例增大造成的寄生电容增大的问题。由此可见，采本文档来自技高网...

【技术保护点】
一种绝缘层上硅的制作方法，提供半导体衬底基体，其特征在于，该方法包括：所述半导体衬底基体的器件面上依次制作介质层和辅助栅极；所述介质层和辅助栅极表面沉积第二介质层，在所述辅助栅极侧壁形成辅助侧墙；从所述介质层、辅助栅极和辅助侧墙上方对所述半导体衬底基体进行注氧隔离，在所述辅助栅极下方的半导体基体衬底中形成第一绝缘埋层，所述辅助侧墙两侧的介质层下方的半导体基体衬底中形成第二绝缘埋层，所述辅助侧墙下方的半导体衬底基体中形成第三绝缘埋层，所述第三绝缘埋层的两端分别连接呈台阶状的所述第一绝缘埋层和第二绝缘埋层，且所述第三绝缘层呈曲面；去除所述辅助栅极和第二介质层。

【技术特征摘要】
1.一种绝缘层上硅的制作方法，提供半导体衬底基体，其特征在于，该方法包括: 所述半导体衬底基体的器件面上依次制作介质层和辅助栅极； 所述介质层和辅助栅极表面沉积第二介质层，在所述辅助栅极侧壁形成辅助侧墙；从所述介质层、辅助栅极和辅助侧墙上方对所述半导体衬底基体进行注氧隔离，在所述辅助栅极下方的半导体基体衬底中形成第一绝缘埋层，所述辅助侧墙两侧的介质层下方的半导体基体衬底中形成第二绝缘埋层，所述辅助侧墙下方的半导体衬底基体中形成第三绝缘埋层，所述第三绝缘埋层的两端分别连接呈台阶状的所述第一绝缘埋层和第二绝缘埋层，且所述第三绝缘层呈曲面； 去除所述辅助栅极和第二 介质层。2.根据权利要求1所述的方法，其特征在于，所述第二介质层是二氧化硅或者氮化硅，所述第二介质层的厚度范围是100埃到1000埃。3.根据权利要求1所述的方法，其特征在于，位于所述第一绝缘埋层上方的第一部分顶层硅厚度小于位于所述第二绝缘埋层上方的第二部分顶层硅厚度；所述第一部分顶层硅厚度范围是5纳米到70纳米。4.一种绝缘层上硅的结构，包括半导体衬底基体中由绝缘埋层隔离出的顶层硅，其特征在于，所述顶层硅呈台阶状，包括位于中间的第一顶层硅，所述第一顶层硅两边的第二顶层硅，和连接所述第一顶层硅和第二顶层硅的第三顶层硅，所述第一顶层硅厚度小于所述第二顶层硅厚度，且所述第三顶层硅靠近所述绝缘埋层的界面是曲面。5.根据权利要求4所述的结构，其特征在于，所述第一顶层硅厚度范围是5纳米到70纳米。6.一种基于绝缘层上硅的金属氧化半导体场效应管器件的制作方法，提供半导体基体，其特征在于，该方法包括: 所述半导体衬底基体的器件面上依次制作介质层和辅助栅极； 所述介质层和辅助栅极表面沉积第二介质层，在所述辅助栅极侧壁形成辅助侧墙；从所述介质层、辅助栅极和辅助侧墙上方对所述半导体衬底基体进行注氧隔离，在所述辅助栅极下方的半导体基体衬底中形成第一绝缘埋层，所述辅助侧墙两侧的介质...

【专利技术属性】
技术研发人员：洪中山，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：