半导体器件及其制造方法技术

本发明专利技术实施例公开了一种半导体器件的制造方法，包括：提供超薄SOI衬底以及超薄SOI衬底的顶层硅上的栅区；在栅区两侧的顶层硅中形成至少暴露栅区下的顶层硅的侧壁的开口；在所述开口中、栅区下的顶层硅的侧壁上形成金属硅化物层；以金属材料填充所述开口，形成源漏区。通过在栅区下的顶层硅侧壁形成金属硅化物减小沟道的寄生电阻，此外，填充金属材料形成源漏区加强了对沟道的应力作用，更进一步提高了器件的性能。

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术涉及半导体制造技术，更具体地说，涉及一种半导体器件及其制造方法。
技术介绍
体硅器件技术一直是半导体器件的主流技术，但随着器件的特征尺寸不断减小，在进入纳米尺度尤其是22nm以下尺寸以后，临近半导体物理器件的极限问题接踵而来，如电容损耗、漏电流增大、噪声提升、闩锁效应和短沟道效应等，为了克服这些问题，SOI(绝缘体上硅，Silicon-On-Insulator)技术应运而生。SOI技术是在背衬底和顶层硅中间嵌埋一层SiO2的埋氧化层，然后以此衬底作为基底，在顶层硅上制作晶体管器件。SiO2埋氧化层确保了器件的介质隔离，使器件的寄生电容和漏电流显著减小，还彻底消除了体硅器件中的寄生闩锁效应，具有寄生电容小、短沟道效应小、速度快、集成度高、功耗低等优点，越来越受业界的青睐。SOI衬底分厚层和薄层SOI，薄层SOI器件的顶层硅的厚度小于栅下最大耗尽层的宽度，当顶层硅的厚度变薄时，器件从部分耗尽(PartiallyDepletion)向全部耗尽(FullyDepletion)转变，当顶层硅小于50nm时，为超薄SOI(UltrathinSOI，UTSOI)，SOI器件全部耗尽，全部耗尽的器件具有较大电流驱动能力、陡直的亚阈值斜率、较小的短沟道、窄沟道效应和完全消除Kink效应等优点，特别适用于高速、低压、低功耗电路的应用，超薄SOI成为22nm以下尺寸工艺的理想解决方案。然而，在超薄SOI的器件工艺中，由于顶层硅过薄，在顶层硅中的器件沟道的寄生电阻较大，影响器件的性能。
技术实现思路
本专利技术解决的问题是提供一种半导体器件及其制造方法，减小了顶层硅中的器件沟道的寄生电阻，提高了器件的性能。为实现上述目的，本专利技术实施例提供了如下技术方案：一种半导体器件制造方法，其特征在于，包括：提供超薄SOI衬底以及超薄SOI衬底的顶层硅上的栅区；在栅区两侧的衬底中形成至少暴露栅区下的顶层硅的侧壁的开口；在所述开口中、栅区下的顶层硅的侧壁上形成金属硅化物层；以金属材料填充所述开口，形成源漏区。可选地，在栅区两侧的顶层硅中形成至少暴露栅区下的顶层硅的侧壁的开口的步骤包括：刻蚀所述栅区两侧的超薄SOI衬底的顶层硅及部分厚度的埋氧化层，以形成开口。可选地，在栅区两侧的顶层硅中形成至少暴露栅区下的顶层硅的侧壁的开口的步骤包括：刻蚀所述栅区两侧的超薄SOI衬底的顶层硅及部分厚度的埋氧化层，而后去除部分栅区下的顶层硅，以形成开口。可选地，在形成所述开口之后，形成金属硅化物之前还包括步骤：在所述开口中、栅区下的埋氧层的侧壁上形成介质层。可选地，所述金属硅化物层为外延的镍或镍铂硅化物。可选地，形成所述外延的金属硅化物的步骤包括：覆盖所述开口内壁及栅区以形成金属薄层，所述金属薄层为镍或镍铂合金，所述金属薄层同顶层硅反应，在栅区下的顶层硅的侧壁上形成外延的镍或镍铂硅化物；去除未反应的金属薄层。此外，本专利技术还提供了上述制造方法形成的半导体器件，包括：超薄SOI衬底以及超薄SOI衬底的顶层硅上的栅区；至少形成于所述栅区两侧的顶层硅中的开口，以及开口中的金属源漏区；在所述源漏区与栅区下的顶层硅之间的金属硅化物层。可选地，所述开口形成于所述栅区两侧的顶层硅以及部分厚度的埋氧层中。可选地，还包括：在所述开口中、所述源漏区与栅区下的埋氧化层之间的介质层。可选地，所述金属硅化物层为外延的镍或镍铂硅化物。与现有技术相比，上述技术方案具有以下优点：本专利技术实施例的半导体器件及其制造方法，在至少刻蚀掉栅区两侧的顶层硅后，在栅区下的顶层硅(沟道)侧壁上形成金属硅化物层，并重新填充金属材料形成源漏区，通过形成金属硅化物减小沟道的寄生电阻，此外，填充金属材料形成饿源漏区加强了对沟道的应力作用，更进一步提高了器件的性能。附图说明通过附图所示，本专利技术的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本专利技术的主旨。图1为本专利技术的半导体器件的制造方法的流程图；图2-图7为根据本专利技术的半导体器件制造方法实施例一的制造过程剖面图；图8-图10为为根据本专利技术的半导体器件制造方法实施例二的制造过程剖面图。具体实施方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施例的限制。其次，本专利技术结合示意图进行详细描述，在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。正如
技术介绍
中所述的，在超薄SOI的器件工艺中，由于顶层硅过薄，在顶层硅中的器件沟道的寄生电阻较大，影响器件的性能，如何减小器件沟道的寄生电阻成为提高超薄SOI器件性能的一个重要问题。为此，本专利技术提供了一种半导体器件的制造方法，在形成栅区之后，通过在栅区两侧形成至少暴露栅区下顶层硅侧壁(沟道侧壁)的开口，并在开口中栅区下的顶层硅的侧壁上形成金属硅化物层，金属硅化物层较顶层硅具有更小的电阻，从而减小沟道的寄生电阻，提高器件的性能。所述半导体器件的制造方法包括：提供超薄SOI衬底以及超薄SOI衬底的顶层硅上的栅区；在栅区两侧的衬底中形成至少暴露栅区下的顶层硅的侧壁的开口；在所述开口中、栅区下的顶层硅的侧壁上形成金属硅化物层；以金属材料填充所述开口，形成源漏区。以上为本专利技术的半导体器件的制造方法，通过在沟道区的侧壁上形成金属硅化物层来减小沟道的寄生电阻，同时，形成了金属的源漏区，进一步增强了沟道的应力作用，有效地提高了器件的性能。为了更好地理解本专利技术，以下将结合本专利技术半导体器件的制造方法流程图和具体实施例的制造过程剖面图，对本专利技术的实施例进行详细的描述。实施例一参考图1，图1为本专利技术半导体器件的制造方法流程图。在步骤S01，提供超薄SOI衬底200以及超薄SOI衬底200的顶层硅200-1上的栅区210，参考图2所示。所述超薄SOI衬底200为SOI衬底的一种，包括顶层硅200-1、背衬底200-3及他们之间的埋氧层200-2，超薄SOI衬底指其顶层硅的厚度很薄，通常为小于50nm。在本专利技术中，所述超薄SOI衬底200可以已做好前期处理操作，所述处理操作可以包括预清洗、形成阱区及形成浅沟槽隔离区等。所述栅区210为至少包括栅介质层201和栅电极202的多层结构，在本实施例中，所述栅区210还包括帽层203、204、205和侧墙206。具体地，所述栅介质层201可以为二氧化硅、氮氧化硅或高k介质材料(相对于二氧化硅具有高的介电常数)，高k介质材料例如铪基氧化物，HFO2、HfSiO、HfSiON、HfTaO、HfTiO等，所述栅极材料可以为一层或多层结构，可以包括金属材料或多晶硅或他们的组合，金属材料例如Ti、TiAlx、TiN、TaNx、HfN、TiCx、TaCx等等。所述帽层可以为介质材料形成的一层或多层结构，所述侧墙206为介质材料形成的本文档来自技高网...

【技术保护点】
一种半导体器件制造方法，其特征在于，包括：提供超薄SOI衬底以及超薄SOI衬底的顶层硅上的栅区；在栅区两侧的衬底中形成至少暴露栅区下的顶层硅的侧壁的开口；在所述开口中、栅区下的顶层硅的侧壁上形成金属硅化物层；以金属材料填充所述开口，形成源漏区。

【技术特征摘要】
1.一种半导体器件制造方法，其特征在于，包括：提供超薄SOI衬底以及超薄SOI衬底的顶层硅上的栅区；在栅区两侧的衬底中形成至少暴露栅区下的顶层硅的侧壁的开口；在所述开口中、栅区下的顶层硅的侧壁上形成金属硅化物层；以金属材料填充所述开口，形成源漏区；在形成所述开口之后，形成金属硅化物之前还包括步骤：在所述开口中、栅区下的埋氧层的侧壁上形成介质层。2.根据权利要求1所述的制造方法，其特征在于，在栅区两侧的顶层硅中形成至少暴露栅区下的顶层硅的侧壁的开口的步骤包括：刻蚀所述栅区两侧的超薄SOI衬底的顶层硅及部分厚度的埋氧化层，以形成开口。3.根据权利要求1所述的制造方法，其特征在于，在栅区两侧的顶层硅中形成至少暴露栅区下的顶层硅的侧壁的开口的步骤包括：刻蚀所述栅区两侧的超薄SOI衬底的顶层硅及部分厚度的埋氧化层，而后去除部分栅区下的顶层硅，以形成开口。4.根据权利要求1所述的...

【专利技术属性】
技术研发人员：梁擎擎，罗军，钟汇才，赵超，朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：