叠层封装件制造技术

本公开提供了一种叠层封装件。本公开的示例性实现方式包括具有位于来自底部再造晶片的底部芯片之上的来自顶部再造晶片的顶部芯片的叠层封装件。顶部芯片和底部芯片被隔离布置彼此隔离。顶部芯片和底部芯片还通过隔离布置互连。隔离布置可包括与顶部芯片侧接的顶部模制化合物和与底部芯片侧接的底部模制化合物。顶部芯片和底部芯片可至少穿过顶部模制化合物而互连。进一步地，顶部芯片和底部芯片可通过在隔离布置中延伸的导电通孔互连。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

叠层封装件
本公开涉及使用再造晶片的叠层封装件。
技术介绍
用于包括例如至少一个集成电路(IC)的芯片的封装不断地倾向于减少封装件的尺寸而增加封装件的密度。例如，包括这些封装件的、诸如手机、耳机、便携摄像机、照相机和个人电脑的电子装置不断地变得更小。同时，这些电子装置愈加要求更高级的机能。然而，将更高级的机能并入这些电子装置中倾向于增加封装件的尺寸并减少封装件的密度。 例如，并入更高级的机能一般要求额外的电路系统和/或芯片。额外的电路系统和/或芯片会令封装变得复杂。作为一个示例，除了其他考虑，额外的电路系统和/或芯片会要求额外的输出/输入(I/o)垫片的容纳空间。可具体关注在诸如便携式装置的电子装置中的封装的复杂化，其中对封装件的组件空间和布局选择被限制。例如，手机可能有形状因素，该因素将组件空间约束在特定的尺寸中。一种应付有限组件空间和布局选择的方法是堆叠封装的芯片以减少其接合的覆盖区。例如，封装好的芯片中的每一个可被安置在各封装件内。之后，利用封装级处理，各封装件可被彼此堆叠并互相连接。
技术实现思路
大致如结合图中的至少一个所述和/或所描述，并如在权利要求中更全面地描述，本公开涉及利用再造晶片的叠层封装件。(I) 一种叠层封装件，包括来自顶部再造晶片的顶部芯片，所述顶部再造晶片位于来自底部再造晶片的底部芯片之上；所述顶部芯片和所述底部芯片被隔离布置彼此隔离；所述顶部芯片和所述底部芯片通过所述隔离布置互连。( 2)根据(I)所述的叠层封装件，其中，所述顶部芯片和所述底部芯片通过导电通孔互连。(3)根据(2)所述的叠层封装件，其中，所述导电通孔在所述隔离布置中延伸。(4)根据(I)所述的叠层封装件，其中，所述顶部芯片具有顶部再分配层，并且所述底部芯片具有连接至所述顶部再分配层的底部再分配层。(5)根据(I)所述的叠层封装件，其中，所述隔离布置包括与所述顶部芯片侧接的顶部模制化合物和与所述底部芯片侧接的底部模制化合物。(6)根据(5)所述的叠层封装件，其中，所述顶部模制化合物位于所述底部模制化合物之上。(7)根据(I)所述的叠层封装件，其中，所述隔离布置包括与所述顶部芯片侧接的顶部模制化合物，所述顶部芯片和所述底部芯片至少通过所述顶部模制化合物互连。附图说明图I表示示出根据本公开实现方式的用于制造叠层封装件(stacked package)的方法的示例性流程图。图2A表示根据本公开的实现方式的再造晶片叠层(reconstituted wafer stack) 的示例性透视图。图2B表示根据本公开的实现方式的再造晶片叠层的一部分的示例性截面图。图2C表示根据本公开的实现方式的再造晶片叠层的一部分的示例性截面图。图2D表示根据本公开的实现方式的叠层封装件的示例性截面图。图3表示根据本公开的实现方式的叠层封装件的示例性截面图。具体实施方式下面的说明包括与本公开的实现方式有关的具体的信息。本领域技术人员应认识到，本公开可以以不同于本文具体讨论过的方式被实现。本申请中的图和其所附详细说明仅仅被指向示例性的实现方式。除非额外注明，否则图中同样或对应的元件可以被同样或对应的数字指示。另外本申请中的图和插图一般是非等比例的，并且不试图与实际相关的尺寸相对应。图I表示示出制造叠层封装件的方法的示例性流程图100。流程图100所指示的方法和技术足以说明本技术的至少一种实现方式，不过，本公开的其他实现方式可使用不同于这些流程图100中的所示的方法和技术。进一步地，当关于图2A、2B、2C和2D说明流程图100时，被公开的技术性概念将不被图2A、2B、2C和2D中所示的具体的特征所局限。现在参照图I的流程图100和图2A和2B，流程图100包括在具有底部芯片的底部再造晶片之上堆叠具有顶部芯片的顶部再造晶片以形成再造晶片叠层(流程图100中的动作170)。图2A和2B示出了根据本公开实现方式的、动作170之后的部分再造晶片叠层 280。图2A表示根据本公开实现方式的再造晶片叠层280的示例性透视图。再造晶片叠层280包括顶部再造晶片202和底部再造晶片204。如图2A所不，顶部再造晶片202包括叠层封装件区域218，该区域被指定用于叠层封装件的形成，如图2D中的叠层封装件284。 图2A中，叠层封装件区域218是矩形的并穿过再造晶片叠层280完全延伸。图2B表示沿截面220的再造晶片叠层280的一部分的截面图。如图2A所示，顶部再造晶片202包括顶部芯片214，其中的顶部芯片206、 208、210和212被独立标明；以及顶部模制化合物(混合物)216 (或更一般的“顶部钝化 (passivation)216”)。图2A示出了以网格状的图案布置的顶部芯片214，其中每一个都被顶部模制化合物216侧接。如图2A所示，顶部模制化合物216在顶部芯片214中的每一个的周围形成边界并与其侧接。在一种实现方式中，顶部芯片214分割自同一晶片,诸如娃片。在另一种实现方式中，顶部芯片214中的至少一个分割自与顶部芯片214中的至少另一个不同的晶片。进一步地，顶部芯片214中的一些或者所有均可具有与彼此大体相同的尺寸(例如，宽度、长度、 厚度)，或任意的尺寸均可不同。任何的顶部芯片214可包括集成电路(IC)和/或其他电组件，诸如例如无源组件。在一种实现方式中，顶部芯片214中的每一个包括1C。顶部再造晶片202可使用多种手段进行制造。在一种实现方式中，顶部再造晶片 202使用嵌入式晶片级的技术进行制造。不过在一些实现方式中，则使用其他或另外的技术。在一种特定实现方式中，顶部芯片214以网格状图案被放置在附着层上。之后顶部芯片214被用顶部模制化合物216覆盖以便被嵌入顶部模制化合物216之中。随后，顶部模制化合物216被薄化以形成顶部再造晶片202。在所示的实现方式中，顶部模制化合物216 被薄化到到达顶部芯片214。不过，在其他实现方式中，顶部模制化合物216的层可被保持而覆盖顶部芯片214中的每一个。底部再造晶片204可通过使用与顶部再造晶片202相同的、相似的或不同的手段进行制造。相似于顶部再造晶片202的顶部芯片214，底部再造晶片204包括多个底部芯片，其中底部芯片224被示出在图2B中。进一步地，相似于顶部芯片214，多个底部芯片可被以与顶部芯片214 (未示出)的网格状图案不同的网格状图案布置。而且，相似于顶部芯片214，底部模制化合物226 (或更一般地“底部钝化226”)在多个底部芯片周围形成边界并与其侧接。如图2B所示，在一些实现方式中，顶部再造晶片202具有顶部再分配层(顶部RDL) 228a。附加地或替代地，在一些实现方式中，底部再造晶片204具有底部再分配层(底部 RDL)228b。顶部RDL 228a电连接至顶部芯片206而底部RDL 228b电连接至底部芯片224。 顶部RDL 228a和底部RDL 228b包括诸如铜的导电材料并分别连通至(route)对应的顶部芯片206和底部芯片224的输入和/或输出(I/O)垫片230和232。尽管仅示出顶部RDL 228a、底部RDL 228b与顶部和底部I/O垫片230和232，但顶部再造晶片202和底部再造晶片204均包括在图2A和2B本文档来自技高网...

【技术保护点】
一种叠层封装件，包括：来自顶部再造晶片的顶部芯片，所述顶部再造晶片位于来自底部再造晶片的底部芯片之上；所述顶部芯片和所述底部芯片被隔离布置彼此隔离；所述顶部芯片和所述底部芯片通过所述隔离布置互连。

【技术特征摘要】
2011.12.14 US 13/325,9511.一种叠层封装件，包括 来自顶部再造晶片的顶部芯片，所述顶部再造晶片位于来自底部再造晶片的底部芯片之上； 所述顶部芯片和所述底部芯片被隔离布置彼此隔离； 所述顶部芯片和所述底部芯片通过所述隔离布置互连。2.根据权利要求I所述的叠层封装件，其中，所述顶部芯片和所述底部芯片通过导电通孔互连。3.根据权利要求2所述的叠层封装件，其中，所述导电通孔在所述隔离布置中延伸。4.根据权利要求...

【专利技术属性】
技术研发人员：胡坤忠，赵子群，雷佐尔·拉赫曼·卡恩，彼得·沃伦坎普，桑帕施·K·V·卡里卡兰，陈向东，
申请(专利权)人：美国博通公司，
类型：实用新型
国别省市：