嵌入式半导体电源模块及封装制造技术

本发明专利技术公开了一种嵌入式半导体电源模块及封装。半导体芯片封装由嵌入式半导体芯片和电子组件的模块构成。在一个实施方式中，半导体芯片封装包括第一模块和附接至第一模块的第二模块，一个或多个半导体芯片嵌入在第一模块中，且一个或多个诸如表面安装组件的电子组件嵌入在第二模块中。第一模块可以通过层压处理形成，第二模块可以通过层压处理或成型处理形成。图案化的金属层和通孔向封装提供了互联并提供了芯片和封装组件之间的电互连。第二模块可以通过将单独制造的模块的互连连接盘彼此连接而附接在第一模块上，或可以通过层压或成型而直接附接。

【技术实现步骤摘要】

本专利技术涉及半导体元件，更具体地，涉及嵌入式半导体电源模块及封装。
技术介绍
诸如手机、个人数据助理、数码相机、笔记本电脑等个人电子产品通常包括几个封装半导体1(芯片以及装配在互连基板(诸如印刷电路板和弹性基板)上的表面安装组件。存在期望将更多的功能和性能结合至个人电子产品等中的持续增长的需求。而这反过来对于互连基板的设计、大小和组装提出了更高的要求。随着组装元件数量的增加，基板面积和成本也会增加,然而人们却要求越来越小的形状因数
技术实现思路
作为构成专利技术的一部分，专利技术人已经意识到有必要解决这些问题，并且有利地是找到能够增加电子产品功能和特性而不会增加基板面积和成本且不会降低产品产量的方法。此外，作为构成专利技术的一部分，专利技术人已经意识到很多电子产品具有能够被归类并入几个能够提供特定功能的组类的几个组件。例如，电子产品通常有一个或多个电源转换电路，每个电源转换电路典型地包括控制IC芯片、多个MOSFET和/或IGBT芯片、感应器、一个或两个电容器以及有时还会有一个或两个电阻器。作为另一个实例，电子产品可以具有模-数电路和/或数-模电路，每个模-数电路和/或数-模电路典型地包括IC芯片、几个电阻器和电容器。而且，作为构成专利技术的一部分，专利技术人已经发现通过将电路组的组件结合至单个封装中可以显著减小电路组所需的基板的面积。本专利技术可以通过提供具有嵌入的半导体芯片和电子组件的模块的标准组件结构而使得能够制造低成本、功能复杂的半导体封装。在一个示例性实施方式中，半导体芯片封装包括第一模块和附接至第一模块的第二模块。一个或多个半导体芯片嵌入在第一模块中，且一个或多个诸如表面安装组件的电子组件嵌入在第二模块中。第一模块可以通过层压处理形成，第二模块可以通过层压处理或成型处理形成。图案化的金属层和通孔向封装提供了电互连并提供了芯片和封装组件之间的电互连。第二模块可以通过将单独制造的模块的互连连接盘彼此连接而附接在第一模块上，或可以通过层压或成型而直接附接。半导体芯片封装可以包括第一模块的多个实例和/或第二模块的多个实例，其中，这些实例可以具有不同类型的芯片、组件和互连。一种示例性半导体芯片封装包括第一模块，其具有第一主表面、第二主表面、多个设置在其第一主表面的第一互连连接盘、多个设置在其第二主表面的第二互连连接盘、设置在第一和第二主表面之间的第一半导体芯片、设置在第一和第二主表面之间以及第一半导体芯片周围的第一电绝缘材料层和设置在第一和第二主表面之间以及第一半导体芯片之上的第二电绝缘材料层。第一电绝缘材料层优选地包括预浸溃材料。第一模块还包括贯穿第二电绝缘材料层设置并电耦接至第一半导体芯片的多个导电区的多个导电通孔，以及贯穿第一和第二电绝缘材料层并电耦接至至少一些第二互连连接盘的多个导电通孔，其中，至少一个第一导电通孔电耦接至至少一个第二导电通孔,且其中，至少一个第二导电通孔电耦接至至少一个第一互连连接盘。该示例性半导体芯片封装还包括第二模块，其具有第一主表面、第二主表面、设置在第一和第二主表面之间的第一电子组件、以及设置在第二模块的第一和第二主表面之间以及第一电子组件周围的第三电绝缘材料层。第二模块设置在第一模块之上，其第一主表面面对第一模块的第一主表面，且第一电子组件电通过至少一个第一模块的第一互连连接盘电耦接至第一半导体芯片。在一个实施方式中，第二模块还包括设置在第二模块第一主表面的多个第三互连连接盘，第一电子组件电耦接至至少一个第三互连连接盘。此外，该实施方式中，半导体芯片封装还包括设置在多个第三互连连接盘之间以及第一模块的多个第一互连连接盘之间的多个导电粘合剂体。在另一个实施方式中,第二模块层压在第一模块上。在该实施方式中，第一电子组件具有至少两个设置在第一模块的各第一互连连接盘上且附接至第一模块的各第一互连连接盘的电接线端，且第三电绝缘材料层层压至第二电绝缘材料层。 在另一个实施方式中，第二模块成型在第一模块上。在该实施方式中，第一电子组件具有至少两个设置在第一模块的各第一互连连接盘上并附接至第一模块的各第一互连连接盘的电接线端，第三电绝缘材料层包括在第一电子组件和第二电绝缘材料层上成型的成型材料。将参考附图对本专利技术的上述示例性实施方式和其他实施方式进行详细描述。在附图中，相同数字表示相同元件，并且一些元件的描述将不再重复。附图说明图I示出了根据本专利技术的第一示例性半导体芯片封装的侧视图。图2示出了根据本专利技术的示例性第一模块的底面透视图。图3-4示出了根据本专利技术的示例性第一模块的顶面透视图。图5示出了根据本专利技术的示例性第二模块的底面透视图。图6-7示出了根据本专利技术的示例性第二模块的顶面透视图。图8-15示出了根据本专利技术的制造示例性第一模块的示例性方法。图16-21示出了根据本专利技术的制造示例性第二模块的示例性方法。图22-23示出了根据本专利技术的制造第一示例性封装的示例性方法。图24示出了根据本专利技术的使用示例性的变形的第二模块的变形的第一示例性半导体芯片封装的顶面透视图。图25-28示出了根据本专利技术的制造示例性的变形的第二模块的示例性方法。图29示出了根据本专利技术的使用示例性的变形的第二模块的变形的第一示例性半导体芯片封装的顶面透视图。图30示出了根据本专利技术第二示例性半导体芯片封装的侧视图。图31-35示出了根据本专利技术第二示例性半导体芯片封装的示例性制造方法。图36-38示出了根据本专利技术的制造示例性的变形的第二示例性半导体芯片封装的示例性方法。图39示出了根据本专利技术第三示例性半导体芯片封装的顶面透视图。图40-43示出了根据本专利技术的制造第三示例性半导体芯片封装的示例性方法。图44-45示出了根据本专利技术的制造示例性的变形的第三示例性半导体芯片封装的示例性方法。具体实施方式 下文将参考附图对本专利技术进行更加充分的描述，其中示出了本专利技术的示例性实施方式。然而，本专利技术可以以不同的实施方式来实施，而不应被解释为限于这里所描述的实施方式。而是，提供这些实施方式是为了使得本公开更彻底、完整，且向本领域的技术人员充分传达本专利技术的范围。在附图中，为清楚起见，可以将层的厚度和区域放大。在整个说明书中，相同的参考标号用来表示相同的元件。对不同的实施方式，元件可以具有不同的相互关系和不同的位置。还应当理解的是，当将一个层称为位于另一层或基板“上(on)”时，其可以直接位于另一层或基板上，或也可以有介入层(intervening layer);还应当理解的是，当将一个元件(如层、区域或基板)称作在另一元件“上”、“连接至(connected to)”、“电连接至(electrically connected to)”、“稱接至(coupled to)”或“电稱接至(electricallycoupled to) ”另一个元件时，其可以直接在其他元件上，直接连接或耦接至其他元件，或者也可有一个或多个介入元件。相对地，当将一个元件称作“直接位于”另一元件或层上、“直接连接至”或“直接耦接至”另一元件或层，则不存在介入元件或层。这里所使用的术语“和/或”包括一个或多个相关所列项的任何及所有组合。这里使用的术语仅用于本专利技术的示例性目的，不应被解释为限制本专利技术的含义或范围。如在本说明书中所使用的，除非在上下文中明确表示具体实例，否则单数形式可以本文档来自技高网...

【技术保护点】
一种半导体芯片封装，包括：第一模块，具有第一主表面、第二主表面、设置在其第一主表面处的多个第一互连连接盘、设置在其第二主表面处的多个第二互连连接盘、设置在所述第一主表面和所述第二主表面之间的第一半导体芯片、设置在所述第一主表面和所述第二主表面之间以及所述第一半导体芯片周围的第一电绝缘材料层、设置在所述第一层和所述第一主表面之间以及所述第一半导体芯片之上的第二电绝缘材料层、贯穿所述第二电绝缘材料层设置并电耦接至所述第一半导体芯片的多个导电区的多个第一导电通孔，以及贯穿所述第一电绝缘材料层和所述第二电绝缘材料层设置并电耦接至至少一些所述第二互连连接盘的多个第二导电通孔，其中，至少一个第一导电通孔电耦接至至少一个第二导电通孔，且其中至少一个第二导电通孔电耦接至至少一个第一互连连接盘；以及第二模块，具有第一主表面、第二主表面、设置在所述第二模块的第一主表面和第二主表面之间的第一电子组件、设置在所述第二模块的第一主表面和第二主表面之间以及所述第一电子组件周围的第三电绝缘材料层，其中，所述第二模块设置在所述第一模块之上，其第一主表面面对所述第一模块的第一主表面，且其中，所述第一电子组件通过所述第一模块的至少一个第一互连连接盘电耦接至所述第一半导体芯片。...

【技术特征摘要】
1.一种半导体芯片封装，包括第一模块，具有第一主表面、第二主表面、设置在其第一主表面处的多个第一互连连接盘、设置在其第二主表面处的多个第二互连连接盘、设置在所述第一主表面和所述第二主表面之间的第一半导体芯片、设置在所述第一主表面和所述第二主表面之间以及所述第一半导体芯片周围的第一电绝缘材料层、设置在所述第一层和所述第一主表面之间以及所述第一半导体芯片之上的第二电绝缘材料层、贯穿所述第二电绝缘材料层设置并电耦接至所述第一半导体芯片的多个导电区的多个第一导电通孔，以及贯穿所述第一电绝缘材料层和所述第二电绝缘材料层设置并电耦接至至少一些所述第二互连连接盘的多个第二导电通孔，其中，至少一个第一导电通孔电耦接至至少一个第二导电通孔，且其中至少一个第二导电通孔电耦接至至少一个第一互连连接盘；以及第二模块，具有第一主表面、第二主表面、设置在所述第二模块的第一主表面和第二主表面之间的第一电子组件、设置在所述第二模块的第一主表面和第二主表面之间以及所述第一电子组件周围的第三电绝缘材料层，其中，所述第二模块设置在所述第一模块之上，其第一主表面面对所述第一模块的第一主表面，且其中，所述第一电子组件通过所述第一模块的至少一个第一互连连接盘电耦接至所述第一半导体芯片。2.根据权利要求I所述的半导体芯片封装，其中，所述至少一个第一导电通孔通过设置在所述第一模块的第一主表面上的电信号迹线电耦接至所述至少一个第二导电通孔。3.根据权利要求I所述的半导体芯片封装，其中，所述第一模块还包括第二半导体芯片，设置在其第一主表面和第二主表面之间，所述第一电绝缘材料层还设置在所述第二半导体芯片的周围，且所述第二电绝缘材料层还设置在所述第二半导体芯片之上；多个第三导电通孔，贯穿所述第二电绝缘材料层设置并电耦接至所述第二半导体芯片的多个导电区；以及电信号迹线，设置在所述第一模块的第一主表面上，并电耦接至第一导电通孔和第三导电通孔。4.根据权利要求I所述的半导体芯片封装，其中，所述第一互连连接盘和所述第二互连连接盘具有40微米或更小的厚度。5.根据权利要求I所述的半导体芯片封装，其中，所述第一电绝缘材料层包括用液体树脂浸溃的纤维板。6.根据权利要求I所述的半导体芯片封装，还包括设置在所述第二模块的第二主表面处以及所述第一电子组件之上的金属层。7.根据权利要求I所述的半导体芯片封装，还包括多个第三互连连接盘，设置在所述第二模块的第一主表面处，所述第一电子组件电耦接到至少一个所述第三互连连接盘；以及多个导电粘合剂体，设置在多个所述第三互连连接盘和多个所述第一互连连接盘之间。8.根据权利要求7所述的半导体芯片封装，其中，所述导电粘合剂包括具有第一熔融温度的焊料，且其中所述第一电子组件通过具有第二熔融温度的焊接材料附接至至少一个所述第三互连连接盘，所述第二熔融温度高于所述第一熔融温度。9.根据权利要求7所述的半导体芯片封装，其中，至少一个所述第三互连连接盘为虚拟连接盘，其不电耦接至所述第二模块中的任一组件。10.根据权利要求7所述的半导体芯片封装，其中，所述第二模块还包括第二电子组件，设置在其第一主表面和第二主表面之间，所述第三电绝缘材料层设置在所述第二电子组件的周围；以及电信号迹线，设置在所述第二模块的第一主表面处并电耦接至所述第一电子组件和所述第二电子组件。11.根据权利要求7所述的半导体芯片封装，其中，第二模块还包括第四电绝缘材料层，设置在所述第三电绝缘材料层和所述第二模块的第二主表面之间以及所述第一电子组件之上；以及金属层，设置在所述第二模块的第二主表面处和所述第一电子组件之上。12.根据权利要求7所述的半导体芯片封装，其中，所述第二模块还包括所述第三电绝缘材料层中的开口，所述开口位于所述第一电子组件之上；以及电绝缘材料体，设置在所述开口中，所述电绝缘材料体和所述第三层具有不同的材料成分。13.根据权利要求I所述的半导体芯片封装，其中，所述第一电子组件具有至少两个设置在所述第一模块的各第一互连连接盘上并附接至所述第一模块各第一互连连接盘的电接线端，且其中，所述第三电绝缘材料层层压至所述第二电绝缘材料层。14.根据权利要求13所述的半导体芯片封装，其中，所述第三电绝缘材料层包括用液体树脂浸溃的纤维板。15.根据权利要求13所述的半导体芯片封装，还包括，第四电绝缘材料层，设置在所述第三电绝缘材料层上，且一金属层设置在所述第四电绝缘材料层上。16.根据权利要求13所述的半导体芯片封装，其中，所述第二模块还包括所述第三电绝缘材料层中的剩余开口，所述开口位于所述第一电子组件上；以及电绝缘材料体，设置在所述剩余开口中，所述电绝缘材料体和所述第三层具有不同的材料成分。17.根据权利要求I所述的半导体芯片封装，其中所述第一电子组件具有至少两个设置在所述第一模块的各第一互连连接盘上并附接至所述第一模块的各...

【专利技术属性】
技术研发人员：刘勇，钱秋晓，刘玉敏，
申请(专利权)人：快捷半导体苏州有限公司，
类型：发明
国别省市：