互连势垒结构和方法技术

提供了一种形成衬底通孔的系统和方法。实施例包括：在衬底中形成开口，以及通过第一势垒层内衬开口。利用导电材料填充开口，将第二势垒层形成为与导电材料相接触。利用与形成第二势垒层不同的材料和不同的形成方法形成第一势垒层，使得可以调整材料和方法，从而将器件内的有效性最大化。本发明专利技术还提供了一种互连势垒结构和方法。

【技术实现步骤摘要】

本专利技术一般地涉及半导体领域，更具体地来说，涉及。
技术介绍
通常，通过预先形成部分地穿过衬底的开口而在半导体晶圆中形成衬底通孔(through substrate vias, TSV)。为了防止随后形成的导电材料(例如，铜)扩散到衬底中，形成势垒层来内衬(line)开口，其中，该扩散有可能使在半导体晶圆上所形成的其他器件的整体性能劣化。同样地，该势垒层还防止了由导电材料所导致的损坏。一旦形成导电材料，就可以在TSV的顶部上形成第二势垒层，以防止连接至TSV顶部的导电材料扩散，并且还可以在TSV的底部上形成第三势垒层，以防止连接至TSV的底部的导电材料的扩散。然而，用于形成这些势垒层的工艺和材料对于不同位置和分叉位置来说并不理想，可能期望势垒层处于该不同位置和分叉位置。例如，通过诸如物理汽相沉积(PVD)的工艺可以形成在TSV的顶部上和TSV的底部上具有适当电阻的材料。然而，这种PVD工艺并未向具有高纵横比的开口(比如那些用于形成TSV的开口)的侧壁提供足够的覆盖(还称作侧壁的阶梯覆盖(step coverage))。同样地,通过PVD工艺所形成的材料不适合内衬TSV。为了防止导电材料扩散出TSV，利用另一种工艺(比如化学汽相沉积(CVD))能够获得沿着TSV的侧壁的适当的阶梯覆盖。然而，CVD还形成了比PVD更高的电阻的材料。由此，为了获得这种CVD提供的阶梯覆盖，还会得到由CVD所形成的材料的更高电阻。这种在阶梯覆盖和电阻之间的折中使得由CVD形成的势垒层对于TSV的顶部和底部来说不够理本巨ο
技术实现思路
为了解决现有技术中所存在的技术问题，根据本专利技术的一方面，提供了一种器件，包括导电材料，从衬底的第一面延伸至所述衬底的第二面；第一势垒层，位于所述导电材料和所述衬底之间，所述第一势垒层包含第一材料；第二势垒层，沿着所述衬底的所述第一面和所述导电材料设置所述第二势垒层，所述第二势垒层包含第二材料，所述第二材料与所述第一材料不同；以及第三势垒层，沿着所述衬底的所述第二面和所述导电材料设置所述第三势垒层，所述第三势垒层包含第三材料，所述第三材料与所述第一材料不同。在该器件中，所述第二材料与所述第三材料相同。在该器件中，所述第一势垒层是复合势垒层。在该器件中，所述复合势垒层进一步包括第一钛层；以及第二氮化钛层。在该器件中，所述第一势垒层的第一阶梯覆盖大于所述第二势垒层的第二阶梯覆至jul o该器件进ー步包括导电连接件，邻近所述第三势垒层。 在该器件中，所述导电连接件是铜柱。在该器件中，所述导电连接件是再分布层。根据本专利技术的另一方面，提供了ー种器件，包括第一开ロ，穿过衬底，所述第一开ロ具有第一宽度，所述衬底具有第一面和第二面；第一介电层，位于所述衬底的所述第一面上方；第ニ开ロ，穿过所述第一介电层，所述第二开ロ具有第二宽度，所述第二宽度大于所述第一宽度；第一势垒层，沿着所述第一开ロ的侧壁和所述第二开ロ的侧壁设置所述第一势垒层，所述第一势垒层包含第一材料；导电材料，位于所述第一开ロ内和所述第二开ロ内；以及第ニ势垒层，沿着所述衬底的所述第二面位于所述导电材料上方，所述第二势垒层包含第二材料，所述第二材料与所述第一材料不同。在该器件中，所述衬底进ー步包括第二介电层，邻近所述第一介电层。在该器件中，所述第一势垒层是复合势垒层。在该器件中，所述复合势垒层进ー步包括钛层；以及氮化钛层。该器件进ー步包括导电连接件，邻近所述第二势垒层。在该器件中，所述导电连接件是铜柱。 在该器件中，所述导电连接件是再分布层。在该器件中，所述衬底包含硅。根据本专利技术的另一方面，提供了一种制造器件的方法，所述方法包括在衬底的第一形成开ロ，所述开ロ包括侧壁；沿着所述开ロ的所述侧壁形成第一势垒层，所述第一势垒层包含第一材料，并且至少部分地通过第一エ艺实施形成所述第一势垒层；利用第一导电材料填充所述开ロ ；在所述导电材料上方形成第二势垒层，其中，至少部分地通过第二エ艺实施形成所述第二势垒层，所述第二エ艺与所述第一エ艺不同；薄化所述衬底的第二面，从而暴露出所述开ロ内的所述第一导电材料；以及在所述导电材料上方和所述衬底的所述第ニ面上方形成第三势垒层，其中，至少部分地通过第三エ艺实施形成所述第三势垒层，所述第三エ艺与所述第一エ艺不同。在该方法中，所述第一エ艺是化学汽相沉积。在该方法中，所述第二エ艺是物理汽相沉积。在该方法中，形成所述第一势垒层进ー步包括形成钛层；以及形成氮化钛层。附图说明为了全面理解本实施例及其优点，现在结合附图进行以下描述作为參考，其中图I示出了根据实施例的带有第一开ロ的器件；图2示出了根据实施例的隔离层、第一势垒层、以及第ー导电材料的形成；图3示出了根据实施例的第一导电材料的平坦化；图4示出了根据实施例的第二层间电介质和第二开ロ的形成；图5示出了根据实施例的第二势垒层和第二导电材料的形成；图6示出了根据实施例的衬底的第二面的薄化；图7示出了根据实施例的第三势垒层的形成；图8示出了根据实施例的背面导体(backside conductor)的形成；图9-图12示出了根据实施例的通过双镶嵌工艺形成衬底通孔；图13示出了根据实施例的衬底通孔延伸到第一层间电介质的实施例；以及图14示出了根据实施例的衬底通孔穿过多层金属化层延伸的实施例。除非另有说明，否则不同附图中的对应数字和符号通常表示对应部分。为了清楚地示出实施例的相关方面而绘制附图，这些附图并未按照比例绘制。具体实施方式 下面，详细讨论各实施例的制造和使用。然而，应该理解，本实施例提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出了制造和使用实施例的具体方式，而不用于限制本专利技术的范围。本实施例将针对特定语境(即用于衬底通孔的势垒结构)中的实施例进行描述。然而，还可以将本实施例应用于其他势垒结构和/或其他互连结构。现在参考图1，示出了带有衬底101的器件100、形成在衬底101上的有源器件103、衬底101上方的第一层间电介质(ILD) 105、穿过第一 ILD105到达有源器件103的接触件107、以及形成为穿过第一 ILD 105并且进入衬底101中的第一开口 109。衬底101包括第一面111和相对于该第一面111的第二面113,并且该衬底101包括掺杂或者未掺杂的体硅或者绝缘体上硅(SOI)衬底的有源层。通常，SOI衬底包括含有诸如硅、锗、硅锗、SOI、绝缘体上硅锗(SGOI)、或者其组合的半导体材料的层。可以使用的其他衬底，包括玻璃衬底、多层衬底、梯度衬底、或者混合定向衬底(hybrid orientation substrate)。在图I上，有源器件103表示为衬底101的第一面111上的单个晶体管。然而，本领域普通技术人员将了解到，可以使用各种各样的诸如晶体管、电容器、电阻器、电感器、上述的组合等等的无源器件和有源器件来获得器件100的整体设计的期望的结构需求和功能需求。可以使用任何适当方法在衬底101的表面内或者表面上形成有源器件103。可以形成第一 ILD 105，以将有源器件103和衬底101与上覆的金属化层(未示出)电隔离，并且，可以通过化学汽相沉积、溅射、或者任何本领域所公知和使用的用于形成第一 ILD 105的其他方法，在衬底10本文档来自技高网...

【技术保护点】
一种器件，包括：导电材料，从衬底的第一面延伸至所述衬底的第二面；第一势垒层，位于所述导电材料和所述衬底之间，所述第一势垒层包含第一材料；第二势垒层，沿着所述衬底的所述第一面和所述导电材料设置所述第二势垒层，所述第二势垒层包含第二材料，所述第二材料与所述第一材料不同；以及第三势垒层，沿着所述衬底的所述第二面和所述导电材料设置所述第三势垒层，所述第三势垒层包含第三材料，所述第三材料与所述第一材料不同。

【技术特征摘要】
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【专利技术属性】
技术研发人员：余振华，邱文智，吴仓聚，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：