一种多芯片叠层的封装结构及其封装方法技术

本发明专利技术涉及一种多芯片叠层的封装结构及其封装方法，仅使用一个联结片设置于HS芯片的源极和LS芯片的漏极上实现其电性连接，导电损耗和开关损耗减小，且热耗散效率则得到增强。IC芯片绝缘地连接在联结片上，从而可以叠放到HS芯片及LS芯片所在平面的上方，以有效减少封装后的器件尺寸。本发明专利技术中可以将第一、第二载片台的底面暴露在塑封体外；还有多种方法，进一步将联结片上不连接IC芯片的一部分表面暴露在塑封体外；或者在联结片上进一步连接散热板，并使该散热板的一部分表面暴露在塑封体外；或者将散热板插入到塑封体预留的缺口中以接触联结片帮助散热。

【技术实现步骤摘要】
一种多芯片叠层的封装结构及其封装方法
本专利技术涉及半导体领域，特别涉及一种多芯片叠层的封装结构及其封装方法。
技术介绍
在DC-DC（直流-直流）转换器中，通常设有两个MOSFET（金属氧化物半导体场效应管）作为切换开关，一个是高端MOSFET（简称HS），另一个是低端MOSFET（简称LS）。其中，HS的栅极G1及LS的栅极G2均与一控制器（简称IC）连接；HS的漏极D1连接Vin端，源极S1连接LS的漏极D2，而LS的源极S2连接Gnd端，以形成所述的DC-DC转换器。对于DC-DC转换器中的芯片封装结构，是希望将高端MOSFET芯片和低端MOSFET芯片以及控制器芯片封装在同一个塑封体中，以减少外围器件数量，同时提高电源等的利用效率。然而，对于具体的封装结构来说，上述高端MOSFET芯片和低端MOSFET芯片以及控制器芯片只能在引线框架的同一个平面上平行布置，因此封装后的体积大；而且，仅仅通过引线来连接芯片的相应引脚（例如是HS的源极S1与LS的漏极D2之间），将使得电阻和热阻增加，影响器件成品的性能。
技术实现思路
本专利技术的目的是提供一种多芯片叠层的封装结构及其封装方法的多种实施方案，能够通过设置联接片将控制器芯片叠放在高端和低端的MOSFET芯片所在的平面之上，并通过该联接片实现相应芯片引脚的电路连接，以实现将多个半导体芯片封装在同一个半导体封装中，从而减少直流-直流转换器组装时元件的数量，减小整个半导体封装的尺寸，并有效改善器件的电学性能及散热效果。为了达到上述目的，本专利技术一个技术方案是提供一种多芯片叠层的封装结构，其包含：引线框架，其设有相互隔开的第一载片台，第二载片台和若干引脚，所述第二载片台进一步设有相互隔开的第一部分和第二部分；第一芯片，其背面电极向下布置并导电连接在第一载片台上；第二芯片，通过翻转使其正面电极向下布置并导电连接在第二载片台的第一部分及第二部分上，该第二芯片的其中一些正面电极连接至所述第一部分，其中另一些正面电极连接至所述第二部分；联结片，其底面同时导电连接至第一芯片向上布置的其中一些正面电极，及第二芯片向上布置的背面电极上；第三芯片，其背面向下布置并绝缘地连接在所述联结片的顶面上；塑封体，其封装了依次叠放为多层结构的第三芯片、联结片、第一芯片及第二芯片、引线框架，以及对应连接在芯片电极与芯片电极之间或芯片电极与引脚之间的引线，并且，使引脚与外部器件连接的部分以及第一载片台和第二载片台背面的至少一部分暴露在该塑封体以外。一个具体的应用实例中，所述第一芯片是一个作为高端MOSFET芯片的HS芯片，其背面设置的漏极导电连接在第一载片台上；所述第二芯片是一个作为低端MOSFET芯片且经过芯片级封装的LS芯片，其正面设置的源极导电连接在第二载片台的第一部分上，正面设置的栅极导电连接在第二载片台的第二部分上；所述联结片的背面导电连接在所述HS芯片正面的源极及所述LS芯片背面的漏极上，用以实现这两个电极之间的电性连接；所述第三芯片是一个作为控制器的IC芯片，其底面绝缘地连接在联结片的顶面上，而其顶面的若干电极分别通过引线对应连接至其他芯片上的相应电极或引线框架上的相应引脚；所述HS芯片正面或LS芯片背面上未被联结片遮蔽的若干电极，也分别通过引线对应连接至其他芯片上的相应电极或引线框架上的相应引脚。一个实施例中，所述封装结构还在形成塑封体前设置有散热板，所述散热板与所述第三芯片分别连接在联结片的顶面之上，以使该散热板与联结片形成导热接触，进而通过该散热板暴露在塑封体顶面之外的表面实现散热。另一个实施例中，所述封装结构还在形成塑封体后设置有散热板；所述塑封体的顶面上进一步形成有缺口，所述散热板的底部插入至该缺口以连接至联结片的顶面，并形成该散热板与联结片的导热接触，进而通过所述散热板留在塑封体顶面之外的顶部实现散热。所述联结片设有连接在第一芯片上的高端连接部分，和连接在第二芯片上的低端连接部分；所述联结片的高端连接部分及低端连接部分具有相同或不同的厚度；一个实施例中，所述高端连接部分、第一芯片、第一载片台厚度的和值，与所述低端连接部分、第二芯片、第二载片台厚度的和值相等，从而使连接后联结片的顶面水平以稳固放置第三芯片。又一个实施例中，所述第三芯片连接于联结片的高端连接部分或低端连接部分中厚度较小的一个部分之上，高端连接部分或低端连接部分中厚度较大的一个部分的顶面暴露在所述塑封体之外实现散热。优选的，在所述联结片上形成有若干个局部调整联结片厚度的触点，所述触点是使该联结片顶面向下凹陷形成不穿透的盲孔且同时使该联结片底面向下突出的结构。所述联结片进一步设有引线连接部分，其导电连接至引线框架所设置的互联引脚上；所述引线连接部分、高端连接部分及低端连接部分，是通过一体成型或通过组装连接来形成所述联结片的；优选的，所述引线连接部分与所述互联引脚上对应设置有防止组装及封装过程中联结片位置改变的锁定机构。优选的，所述第一芯片与第一载片台之间，所述第二芯片与第二载片台之间，所述联结片与所述第一芯片及第二芯片之间的导电连接，是通过在相互连接的表面之间设置的焊锡或导电的环氧树脂胶实现；所述第三芯片与所述联结片之间绝缘地连接，是通过在第三芯片背面设置的不导电粘结胶实现。优选的所述联结片是铜片。本专利技术的另一个技术方案是提供一种多芯片叠层的封装方法，包含：设置引线框架，其设有相互隔开的第一载片台，第二载片台和若干引脚，所述第二载片台进一步设有相互隔开的第一部分和第二部分；将第一芯片的背面电极向下布置并导电连接在第一载片台上；将第二芯片翻转以使其正面电极向下布置并导电连接在第二载片台的第一部分及第二部分上，该第二芯片的其中一些正面电极连接至所述第一部分，其中另一些正面电极连接至所述第二部分；将联结片底面同时导电连接至第一芯片向上布置的其中一些正面电极，及第二芯片向上布置的背面电极上；将第三芯片的背面向下布置并绝缘地连接在所述联结片的顶面上；形成塑封体将依次叠放为多层结构的第三芯片、联结片、第一芯片及第二芯片、引线框架，以及对应连接在芯片电极与芯片电极之间或芯片电极与引脚之间的引线进行封装后，切割所述塑封体形成一个独立的器件；并且，使引脚与外部器件连接的部分以及第一载片台和第二载片台背面的至少一部分暴露在该塑封体以外。一个实施例中，所述封装方法还在塑封之前将设置的一散热板也连接至所述联结片的顶面之上，以使该散热板与联结片形成导热接触，进而通过该散热板暴露在塑封体顶面之外的表面实现散热。另一个实施例中，所述封装方法在封装形成的塑封体的顶面上形成有缺口，并将设置的一散热板的底部插入至该缺口以连接至联结片的顶面，并形成该散热板与联结片的导热接触，进而通过所述散热板留在塑封体顶面之外的顶部实现散热。所述联结片设有连接在第一芯片上的高端连接部分，和连接在第二芯片上的低端连接部分；所述联结片的高端连接部分及低端连接部分具有相同或不同的厚度；两者厚度不同时，所述第三芯片连接于联结片的高端连接部分或低端连接部分中厚度较小的一个部分之上，高端连接部分或低端连接部分中厚度较大的一个部分的顶面暴露在所述塑封体之外实现散热。优选的，所述第一芯片与第一载片台之间，所述第二芯片与第二载片台之间，所述联结片与所述第一芯片及第二芯片之本文档来自技高网...

【技术保护点】
一种多芯片叠层的封装结构，其特征在于，包含：引线框架，其设有相互隔开的第一载片台，第二载片台和若干引脚，所述第二载片台进一步设有相互隔开的第一部分和第二部分；第一芯片，其背面电极向下布置并导电连接在第一载片台上；第二芯片，通过翻转使其正面电极向下布置并导电连接在第二载片台的第一部分及第二部分上，该第二芯片的其中一些正面电极连接至所述第一部分，其中另一些正面电极连接至所述第二部分；联结片，其底面同时导电连接至第一芯片向上布置的其中一些正面电极，及第二芯片向上布置的背面电极上；第三芯片，其背面向下布置并绝缘地连接在所述联结片的顶面上；塑封体，其封装了依次叠放为多层结构的第三芯片、联结片、第一芯片及第二芯片、引线框架，以及对应连接在芯片电极与芯片电极之间或芯片电极与引脚之间的引线，并且，使引脚与外部器件连接的部分以及第一载片台和第二载片台背面的至少一部分暴露在该塑封体以外。

【技术特征摘要】
1.一种多芯片叠层的封装结构，其特征在于，包含：引线框架，其设有相互隔开的第一载片台，第二载片台和若干引脚，所述第二载片台进一步设有相互隔开的第一部分和第二部分；第一芯片，其背面电极向下布置并导电连接在第一载片台上；第二芯片，通过翻转使其正面电极向下布置并导电连接在第二载片台的第一部分及第二部分上，该第二芯片的其中一些正面电极连接至所述第一部分，其中另一些正面电极连接至所述第二部分；联结片，其底面同时导电连接至第一芯片向上布置的其中一些正面电极，及第二芯片向上布置的背面电极上；第三芯片，其背面向下布置并绝缘地连接在所述联结片的顶面上；塑封体，其封装了依次叠放为多层结构的第三芯片、联结片、第一芯片及第二芯片、引线框架，以及对应连接在芯片电极与芯片电极之间或芯片电极与引脚之间的引线，并且，使引脚与外部器件连接的部分以及第一载片台和第二载片台背面的至少一部分暴露在该塑封体以外；所述封装结构还在形成塑封体后设置有第一散热板；所述塑封体的顶面上进一步形成有缺口，所述第一散热板的底部插入至该缺口以连接至联结片的顶面，并形成该第一散热板与联结片的导热接触，进而通过所述第一散热板留在塑封体顶面之外的顶部实现散热。2.如权利要求1所述多芯片叠层的封装结构，其特征在于，所述第一芯片是一个作为高端MOSFET芯片的HS芯片，其背面设置的漏极导电连接在第一载片台上；所述第二芯片是一个作为低端MOSFET芯片且经过芯片级封装的LS芯片，其正面设置的源极导电连接在第二载片台的第一部分上，正面设置的栅极导电连接在第二载片台的第二部分上；所述联结片的背面导电连接在所述HS芯片正面的源极及所述LS芯片背面的漏极上，用以实现这两个电极之间的电性连接；所述第三芯片是一个作为控制器的IC芯片，其底面绝缘地连接在联结片的顶面上，而其顶面的若干电极分别通过引线对应连接至其他芯片上的相应电极或引线框架上的相应引脚；所述HS芯片正面或LS芯片背面上未被联结片遮蔽的若干电极，也分别通过引线对应连接至其他芯片上的相应电极或引线框架上的相应引脚。3.如权利要求1或2所述多芯片叠层的封装结构，其特征在于，所述联结片设有连接在第一芯片上的高端连接部分，和连接在第二芯片上的低端连接部分；所述联结片的高端连接部分及低端连接部分具有相同或不同的厚度；所述高端连接部分、第一芯片、第一载片台厚度的和值，与所述低端连接部分、第二芯片、第二载片台厚度的和值相等，从而使连接后联结片的顶面水平以稳固放置第三芯片。4.如权利要求3所述多芯片叠层的封装结构，其特征在于，在所述联结片上形成有若干个局部调整联结片厚度的触点，所述触点是使该联结片顶面向下凹陷形成不穿透的盲孔且同时使该联结片底面向下突出的结构。5.如权利要求3所述多芯片叠层的封装结构，其特征在于，所述联结片进一步设有引线连接部分，其导电连接至引线框架所设置的互联引脚上；所述引线连接部分、高端连接部分及低端连接部分，是通过一体成型或通过组装连接来形成所述联结片的；所述引线连接部分与所述互联引脚上对应设置有防止组装及封装过程中联结片位置改变的锁定机构。6.如权利要求1所述多芯片叠层的封装结构，其特征在于，所述第一芯片与第一载片台之间，所述第二芯片与第二载片台之间，所述联结片与所述第一芯片及第二芯片之间的导电连接，是通过在相互连接的表面之间设置的焊锡或导电的环氧树脂胶实现；所述第三芯片与所述联结片之间绝缘地连接，是通过在第三芯片背面...

【专利技术属性】
技术研发人员：张晓天，潘华，鲁明朕，鲁军，哈姆扎·依玛兹，
申请(专利权)人：万国半导体股份有限公司，
类型：发明
国别省市：美国;US