垂直式二极管元件及二极管阵列制造技术

本发明专利技术公开了一种垂直式二极管元件及二极管阵列。埋入式金属线配置于具有第一导电型的基底中。绝缘层配置于基底与埋入式金属线之间，且曝露埋入式金属线的侧壁的一部分。接点配置于基底中，且位于埋入式金属线的经绝缘层曝露的侧壁的部分上。具有第二导电型的第一掺杂区配置于基底中且位于埋入式金属线的一侧。第一掺杂区与接点接触，且接点的阻值低于第一掺杂区的阻值。具有第一导电型的第二掺杂区配置于第一掺杂区中。第二掺杂区未与接点接触。本发明专利技术提供的垂直式二极管元件及二极管阵列，可减小基极串联电阻，其一方面可达成小的存储器元件尺寸，另一方面可保有大的存储器阵列。

【技术实现步骤摘要】

本专利技术涉及一种半导体元件，且特别涉及一种垂直式二极管元件与二极管阵列。
技术介绍
存储器元件的研发趋势都是往小尺寸发展。有些存储器元件可清楚分成存储器本身与选择器(selector)，而有些存储器元件则将两者合并在一起。一般而言，若两者分开，较容易最佳化存储器元件。而两者合并，则容易缩小元件尺寸。可利用二极管元件作为存储器元件的选择器。要达成最小面积，二极管元件必须 是共基极的结构，但共基极结构最大的缺点就是大的基极串联电阻。当存储器阵列太大时，基极串联电阻会产生大的电压降，可能导致阵列尾端的存储器元件因电压过低而无法工作。要克服这个问题，可减小存储器阵列的大小，但如此一来整个存储器晶片尺寸会大大的增加。
技术实现思路
有鉴于此，本专利技术提供一种垂直式二极管元件及此种二极管元件构成的二极管阵列，可减小基极串联电阻，其一方面可达成小的存储器元件尺寸，另一方面可保有大的存储器阵列。本专利技术提出一种垂直式二极管元件，包括具有第一导电型的基底、埋入式金属线、绝缘层、接点、具有第二导电型的第一掺杂区及具有第一导电型的第二掺杂区。埋入式金属线配置于基底中。绝缘层配置于基底与埋入式金属线之间，且曝露埋入式金属线的侧壁的一部分。接点配置于基底中，且位于埋入式金属线的经绝缘层曝露的侧壁的部分上。第一掺杂区配置于基底中且位于埋入式金属线的一侧，其中第一掺杂区与接点接触，且接点的阻值低于第一掺杂区的阻值。第二掺杂区配置于第一掺杂区中，其中第二掺杂区未与接点接触。本专利技术还提出一种二极管阵列，包括基底、多条埋入式金属线、多个条状的第一掺杂区、多个绝缘层、多个接点及多个块状的第二掺杂区。埋入式金属线配置于基底中。第一掺杂区分别配置于埋入式金属线之间的基底中。绝缘层分别配置于第一掺杂区与埋入式金属线之间，其中各绝缘层曝露对应的埋入式金属线的一侧壁的多个部份，且第一掺杂区的底部要高于绝缘层的底部。接点配置于基底中，其中各埋入式金属线的经对应的绝缘层曝露的侧壁的每个部份上配置有一个接点。第二掺杂区分别对应接点而配置于第一掺杂区中，且第二掺杂区未与接点接触。此外，第一掺杂区的导电型不同于第二掺杂区的导电型，且接点的阻值低于第一掺杂区的阻值。基于上述，在由本专利技术的垂直式二极管元件构成的二极管阵列中，由于埋入式金属线与条状式第一掺杂区并联，且利用低电阻接点达到引流效果，由此可减少二极管阵列的第一掺杂区的串联电阻过大的问题，提升元件性能。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。附图说明图I为本专利技术一实施例的二极管阵列的俯视图。图2是图I中沿Ι-Γ线的剖面示意图。图2A至2F为本专利技术一实施例的二极管阵列的形成方法的剖面示意图。图2A'至2D'为本专利技术另一实施例的低阻值接点的形成方法的剖面示意图。 图3为依据本专利技术另一实施例的二极管阵列的俯视图。图4为依据本专利技术又一实施例所绘示的二极管阵列的俯视图。图5是图4中沿Ι-Γ线的剖面示意图。图6为依据本专利技术再一实施例所绘示的二极管阵列的俯视图。其中，附图标记说明如下100 :二极管阵列100':垂直二极管元件102 :基底104:埋入式金属线105 :顶覆层106 :第一掺杂区108 :绝缘层110、110':接点112:第二掺杂区114:下部金属线114a:第一金属层114b:第一阻障层116:上部金属线116a:第二金属层116b:第二阻障层120 :金属层202:图案化罩幕层204 :沟渠206 :绝缘层208:多晶硅层210 :倾斜性离子植入工艺212:介电层214:间隙壁具体实施例方式图I为依据本专利技术一实施例的二极管阵列的俯视图。图2是图I中沿Ι-Γ线的剖面示意图。为清楚说明起见，本专利技术的俯视图未示出埋入式金属线的上方的顶覆层。请参照图I及图2，本专利技术的二极管阵列100包括基底102、多条埋入式金属线104、多个顶覆层105、多个条状的第一掺杂区106、多个绝缘层108、多个接点110及多个块状的第二掺杂区112。基底102可以是P型硅基底。埋入式金属线104平行配置于基底102中。在此实施例中，各埋入式金属线104包括下部金属线114与上部金属线116。下部金属线114包括第一金属层114a与位于第一金属层的侧壁与底部的第一阻障层114b。上部金属线116位于下部金属线114上。上部金属线116包括第二金属层116a与位于第二金属层116a的侧壁与底部的第二阻障层116b。此外,第一金属层114a与第二金属层116a的材料例如是鹤(W)，且第一阻障层114b与第二阻障层116b的材料例如是钛/氮化钛(Ti/TiN)。 顶覆层105分别配置于基底102中且位于上部金属线116上。顶覆层105的材料例如是氧化娃或高密度等离子氧化物(high density plasma oxide ；HDP oxide)。第一掺杂区106例如是N型重掺杂区。第一掺杂区106分别配置于埋入式金属线104之间的基底102中。此外，第一掺杂区106的底面高于埋入式金属线104的底面。绝缘层108分别配置于基底102与埋入式金属线104之间，其中各绝缘层108曝露对应的埋入式金属线104的一侧壁的多个部份。绝缘层108的材料例如是氧化硅。此外，第一掺杂区106的底部要高于绝缘层108的底部。各埋入式金属线104的经对应的绝缘层108曝露的侧壁的每个部份上配置有一个接点110。在一实施例中，位于各埋入式金属线104的经对应的绝缘层108曝露的同一侧壁的多个部份上的接点110彼此分开，如图I的俯视图所示。在另一实施例中，位于各埋入式金属线104的经对应的绝缘层108曝露的同一侧壁的多个部份上的接点110彼此连接，如图3的俯视图所示。特别要注意的是，接点110的阻值低于第一掺杂区106的阻值。在一实施例中，接点HO的材料例如是娃化钛(titanium silicide ;TiSix)、娃化镍(NiSix)或娃化钴(CoSix)等金属硅化物。此外，接点110的上端低于基底102的表面，且接点110的下端高于第一掺杂区106的底面。在一实施例中，接点110位于第二阻障层116b与第一掺杂区106之间，如图2所示。在另一实施例中(未图示)，接点110的下端可延伸至第一阻障层114b与第一掺杂区106之间。第二掺杂区112例如是P型重掺杂区。第二掺杂区112分别对应接点110而配置于第一掺杂区106中。此外，第一掺杂区106与接点110接触，但第二掺杂区112未与接点110接触。本专利技术的二极管阵列100是由多个垂直式二极管元件10(V所构成，每一个垂直式二极管元件100'包括P型基底102、埋入式金属线104、绝缘层108、接点110、作为基极(base)的N型第一掺杂区106及作为射极(emitter)的P型第二掺杂区112。埋入式金属线104配置于基底102中。绝缘层108配置于第一掺杂区106与埋入式金属线104之间，且曝露埋入式金属线104的侧壁的一部分。接点110配置于基底102中，且位于埋入式金属线104的经绝缘层108曝露的侧壁的部分上。第一掺杂区106配置于基底102中且位于埋入式金属线104的一侧，其中第一掺杂区106与接点110接触，且接点110的阻值低于第一本文档来自技高网...

【技术保护点】
一种垂直式二极管元件，其特征在于，包括：一具有一第一导电型的一基底；一埋入式金属线，配置于该基底中；一绝缘层，配置于该基底与该埋入式金属线之间，且曝露该埋入式金属线的一侧壁的一部分；一接点，配置于该基底中，且位于该埋入式金属线的经该绝缘层曝露的该侧壁的该部分上；具有一第二导电型的一第一掺杂区，配置于该基底中且位于该埋入式金属线的一侧，其中该第一掺杂区与该接点接触，且该接点的阻值低于该第一掺杂区的阻值；以及具有该第一导电型的一第二掺杂区，配置于该第一掺杂区中，其中该第二掺杂区未与该接点接触。

【技术特征摘要】

【专利技术属性】
技术研发人员：许峻铭，张文岳，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：