半导体器件制造技术

本申请公开了一种半导体器件，包括：在超薄半导体层中形成的源/漏区；在超薄半导体层中形成的位于源/漏区之间的沟道区；位于沟道区上方的前栅叠层，所述前栅叠层包括前栅和位于前栅和沟道区之间的前栅介质层；位于沟道区下方的背栅叠层，所述背栅叠层包括背栅和位于背栅和沟道区之间的背栅介质层，其中，前栅由高阈值电压材料形成，背栅由低阈值电压材料形成。根据另一实施例，前栅和背栅由相同的材料组成，在半导体器件工作时向背栅施加正向偏置电压。该半导体器件利用背栅减小由于沟道区厚度变化而引起的阈值电压波动。

【技术实现步骤摘要】

本专利技术涉及半导体技术，更具体地，涉及使用背栅的半导体器件。
技术介绍
集成电路技术的一个重要发展方向是金属氧化物半导体场效应晶体管(MOSFET)的尺寸按比例缩小，以提高集成度和降低制造成本。然而，众所周知的是随着MOSFET的尺寸减小会产生短沟道效应。随着MOSFET的尺寸按比例缩小，栅极的有效长度减小，使得实际上由栅极电压控制的耗尽层电荷的比例减少，从而阈值电压随沟道长度减小而下降。 亚阈值摆幅(subthreshold swing),又称为S因子，是MOSFET在亚阈状态工作时、用作为逻辑开关时的一个重要参数。它定义为S = dVgs/d(loglO Id)，单位是 0 S在数值上等于为使漏极电流Id变化一个数量级时所需要的栅极电压增量Λ Vgs，表示着Id-Vgs关系曲线的上升率。S值与器件结构和温度等有关。室温下S的理论最小值为60mV/decade。随着MOSFET的尺寸按比例缩小，S值表征的亚阈特性也会发生退化，导致穿通电流的产生，使得栅极失去对漏极电流的控制作用。为了抑制上述的短沟道效应，可以采用绝缘体上硅(SOI)晶片制作MOSFET。SOI晶片中的半导体层的本文档来自技高网...

【技术保护点】
一种半导体器件，包括：在超薄半导体层中形成的源/漏区；在超薄半导体层中形成的位于源/漏区之间的沟道区；位于沟道区上方的前栅叠层，所述前栅叠层包括前栅和位于前栅和沟道区之间的前栅介质层；位于沟道区下方的背栅叠层，所述背栅叠层包括背栅和位于背栅和沟道区之间的背栅介质层，其中，前栅由高阈值电压材料形成，背栅由低阈值电压材料形成。

【技术特征摘要】

【专利技术属性】
技术研发人员：梁擎擎，许淼，朱慧珑，钟汇才，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：