本文所述实施例提供一种半导体器件以及形成该半导体器件的方法和设备。该半导体器件包括基板及栅电极叠层，该基板具有源极区与漏极区，并且该栅电极叠层位于基板上并且在源极区和漏极区之间。该栅电极叠层包括位于栅极介电层上的导电膜层、位于该导电膜层上的耐火金属氮化物膜层、位于该耐火金属氮化物膜层上的含硅膜层以及位于该含硅膜层上的钨膜层。在一个实施例中，该方法包括使基板置于处理腔室中，其中该基板包括源极区及漏极区、位于该源极区与漏极区之间的栅极介电层以及位于该栅极介电层上的导电膜层。该方法还包括在该导电膜层上沉积耐火金属氮化物膜层、在该耐火金属氮化物膜层上沉积含硅膜层以及在该含硅膜层上沉积钨膜层。
【技术实现步骤摘要】
【国外来华专利技术】具有增强的离子化和RF功率耦合的低电阻率钨PVD专利技术背景专利
本专利技术的实施例一般涉及形成集成电路的方法和设备。更特别地，本专利技术的实施 例涉及用于形成栅电极及相关层的方法和设备。相关技术的描述集成电路可包括超过一百万种以上的微电子器件，所述微电子器件例如是晶体管、电容器和电阻器。其中一种集成电路是场效应晶体管(例如，金属氧化物半导体场效应晶体管，(M0SFET或M0S))，场效应晶体管形成在基板(例如半导体基板)上并且在电路中合作执行各种功能。MOSFET晶体管包括栅极结构，该栅极结构设置在源极区与漏极区之间，而源极区与漏极区形成在该基板内。栅极结构通常包括栅电极与栅极介电层。栅电极设置在该栅极介电层上方，以控制位于栅极介电层下方且在源极区与漏极区之间形成的沟道区域内的载流子的流动。为提高晶体管的速度，栅极可以是由降低栅极的电阻率的材料所制成。栅极介电层可由介电材料或由具有介电常数大于4.0的高k介电材料所形成，该介电材料可例如是二氧化硅(SiO2)，高k介电材料可例如是SiON、SiN、氧化铪(HfO2)、硅酸铪(HfSiO2)、氮氧硅铪(HfSiON)、氧化锆(ZrO2)、硅酸锆(ZrSiO2)、钛酸钡锶(BaSrTiO3或BST)、锆钛酸铅(Pb (ZrTi) O3或PZT)及诸如此类。然而应注意的是，该膜叠层可能包括由其它材料形成的层。栅极叠层还可包括形成在该高k介电层上的金属层以及形成在该高k介电层上的多晶娃层(polysilicon layer)。所述金属层可包含钛(Ti)、氮化钛(TiN)、鹤(W)、氮化鹤(WN)、氮硅化钨(WSixNy)或其它金属。由于在后续高温处理的处理温度可能达到900° C或更高，而钨(W)在后续高温处理中具热稳定性，因此钨可能对于DRAM型的集成电路器件中的栅电极、字线(word line)及位线(bit line)特别有用。此外，钨是一种高耐火性材料，故钨可提供良好的抗氧化性且也可降低电阻率。经熔融且精炼后的大块钨典型具有5. 5微欧姆-厘米(μ ohm-cm)的电阻率。然而，当钨形成薄膜时(例如小于400A)，电阻率可能在11至15微欧姆-厘米之间。例如，使用过去的PVD技术形成的钨膜通常具有11至11. 5微欧姆-厘米的电阻率，而使用CVD技术形成的钨膜通常具有13至15微欧姆-厘米的电阻率。此外，当薄膜钨与其它材料(例如，WNi或TiN)组合时，栅极叠层的薄层电阻(sheet resistance ；RS)可能跃升至非常高。例如，在多晶娃(polysilicon,简称poly)上的W/WN的栅电极叠层或在多晶硅上的W/WSixNy栅电极叠层可具有在20至25微欧姆-厘米之间的薄层电阻(Rs)。在其它例子中，在多晶硅上的W/WN/Ti栅极叠层可具有15微欧姆-厘米或更高的Rs，而W/TiN栅极可具有高达30至40微欧姆-厘米的Rs。降低栅电极叠层的薄层电阻可允许减少介电层厚度、降低栅极高度以及缩小栅极与位线之间的距离，从而增进栅电极的整体切换速度。在常规的MOS制造方案中，基板需要在多个工具之间传递，所述工具具有耦接于所述工具上的多个不同反应器。在多个工具之间传递基板的处理需要从一个工具的真空环境中移出基板并且在周围环境压力下传送该基板至第二个工具的真空环境内。在周围环境中，基板在传送期间会接触到机械性与化学性的污染物，所述污染物例如是颗粒、湿气等等，而这些污染物可能损害将要制造的栅极结构并且可能在各层之间形成不期望的界面层，例如形成自然氧化物(native oxide)。当栅极结构变得更小及/或更薄以提高器件速度时，形成界面层或污染所带来的不利影响将更令人担忧。此外，在所述组合工具之间传递基板所耗费的时间会降低场效应晶体管的制造产率。此外，集成电路的几何临界尺寸(CD)渐减也对改进材料特性有着极高要求。因此，虽然钨是可用于栅电极的金属，但进一步降低钨的电阻可帮助改善栅电极叠层的性能以及改造栅电极材料以降低整个栅电极叠层的总电阻率。因此，在所属
中需要用于形成具有改善特性的栅电极叠层的方法和设备。专利技术概述在本专利技术的一个实施例中公开一种半导体器件。所述半导体器件包括基板及栅电极叠层，所述基板具有源极区与漏极区，并且所述栅电极叠层位于所述基板上，并且所述栅电极叠层在所述源极区与漏极区之间。所述栅电极叠层包括位于栅极介电层上的导电膜层、位于所述导电膜层上的耐火金属氮化物膜层、位于所述耐火金属氮化物膜层上的含硅膜层以及位于所述含硅膜层上的钨膜层。在本专利技术的另一个实施例中公开一种形成栅电极叠层的方法。所述方法包括在处理腔室内放置基板，其中所述基板包括源极区与漏极区、在所述源极区与所述漏极区之间的栅极介电层以及位于所述栅极介电层上的导电膜层。所述方法还包括在所述导电膜层上沉积耐火金属氮化物层、在所述耐火金属氮化物层上沉积含硅膜层，以及在所述含硅膜层上沉积钨膜层。在本专利技术的另一个实施例中公开一种沉积钨薄膜的方法。所述方法包括使用射频(RF)功率供应器或直流(DC)功率供应器在腔室的处理区域内形成等离子体，所述射频功率供应器或直流功率供应器耦接至所述腔室内的靶材，所述靶材具有第一表面及第二表面，所述第一表面与所述腔室的处理区域接触，并且所述第二表面为所述第一表面的相反面；输送能量至腔室的处理区域内所形成的等离子体，其中所述输送能量的步骤包括自射频功率供应器输送射频功率至靶材或自直流功率供应器输送直流功率至所述靶材。所述方法还包括绕着所述靶材的中心点旋转磁控管，其中所述磁控管设置在所述靶材的第二表面的邻近处，所述磁控管包括外侧磁极与内侧磁极，所述外侧磁极包括多个磁体并且所述内侧磁极包括多个磁体，其中所述外侧磁极与所述内侧磁极形成封闭回路式磁控管组件，且其中由所述外侧磁极所产生的磁场与由所述内侧磁极所产生的磁场的比值在约I. 56至约O.57之间。此外，所述方法包括加热所述腔室内的基板支撑件、利用射频功率供应器偏压所述基板支撑件，以及在基板上沉积钨膜层，所述基板置于所述腔室内的所述基板支撑件上。在本专利技术的另一个实施例中公开一种等离子体处理腔室。所述处理腔室包括靶材、射频功率供应器或直流功率供应器、接地且被加热的挡板以及基板支撑件，其中所述靶材具有第一表面及第二表面，所述第一表面与处理区域接触，并且所述第二表面为所述第一表面的相反面；所述射频或直流功率供应器耦接至所述靶材；所述接地且被加热的挡板至少部分地包围所述处理区域的一部分，并且所述挡板电性耦接至接地；以及所述基板支撑件具有基板接收表面，所述基板接收表面设置在所述靶材下方，所述基板支撑件进一步包括电极，所述电极设置在所述基板接收表面的下方。所述处理腔室还包括盖环、沉积环以及基座接地组件，其中所述沉积环设置在所述基板支撑件的一部分的上方，其中在处理期间所述盖环置于所述沉积环的一部分上；且其中所述基座接地组件设置在所述基板支撑件的下方，并且所述基座接地组件包括板，所述板具有U形部，所述U形部延伸于基板支撑组件与所述接地挡板的环支撑部之间。此外，所述处理腔室还包括磁控管，所述磁控管设置于所述靶材的所述第二表面的邻近处，其中所述磁控管包括外侧磁极与内侧磁极，所述外侧磁极包括多个磁体并且所述内侧磁极包括多个磁本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：曹勇，唐先民，斯里尼瓦斯·甘迪科塔，伟·D·王，刘振东，凯文·莫雷斯，穆罕默德·M·拉希德，清·X·源，阿南塔克里希纳·朱普迪，
申请(专利权)人：应用材料公司，
类型：
国别省市：
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