本发明专利技术涉及一种沟槽式功率半导体元件及其制造方法，该沟槽式功率半导体元件包括一底材、多个沟槽、多个第一重掺杂区、至少一本体区、至少一源极掺杂区、一接触窗、一第二重掺杂区与一金属图案层；这些沟槽位于底材内；各个第一重掺杂区分别形成于相对应的沟槽的下方，并且互相连接形成一导电通道；在各个第一重掺杂区与相对应的沟槽之间分别具有一轻掺杂区，以阻止第一重掺杂区向上扩张；本体区环绕沟槽，并与第一重掺杂区间隔一预设距离；源极掺杂区位于本体区上方；接触窗位于底材的边缘处；第二重掺杂区位于接触窗的下方，并电性连接导电通道；金属图案层填入接触窗以电性连接第二重掺杂区。本发明专利技术可以简化制造流程，降低制作成本。
【技术实现步骤摘要】
本专利技术涉及一种功率半导体元件及其制造方法，特别是涉及一种。
技术介绍
平面式功率半导体元件，例如功率金属氧化层半导体场效应晶体管(PowerMOSFET, Power Metal-Oxide-Semiconductor-Field-Effect Transistor),以下简称为功率金氧半场效晶体管，将栅极设置于基板表面，其电流信道沿着平行基材表面的走向流动，会占据基板的面积，而导致相邻单元(cell)之间隔距离无法任意缩减。相较之下，沟渠式功率半导体元件将栅极设置于沟槽内，使电流通道改为垂直走向，因而可以缩短单元间的间隔距离，提高积集度(integration)。 图I为一典型沟槽式功率金氧半场效晶体管的剖面示意图。如图中所示，此沟槽式功率金氧半场效晶体管具有一 N型重掺杂基板10、一 N型轻掺杂磊晶层12、多个栅极沟槽14、多个栅极结构16、多个P型本体区17、多个源极掺杂区18与一层间介电层19。其中，N型轻掺杂磊晶层12位于N型重掺杂基板10上，栅极沟槽14位于N型轻掺杂磊晶层12中。栅极结构16位于栅极沟槽14内。P型本体区17位于N型轻掺杂磊晶层12的上部分，并且环绕栅极沟槽14。栅极结构16的周围包覆有一栅极介电层15，以与P型本体区17及N型轻掺杂磊晶层12相区隔。源极掺杂区18位于P型本体区17的表面层，并且环绕栅极沟槽14。层间介电层19覆盖于栅极结构16上方。此层间介电层19内并制作有多个源极接触窗，以裸露源极掺杂区18。一般而言，此沟槽式功率金氧半场效晶体管的源极电压通过一形成于层间介电层19上方的源极金属层(未图示)施加于源极掺杂区18，栅极电压通过一形成于层间介电层19上方的栅极金属层(未图不)施加于栅极结构16,漏极电压则是通过一形成于N型重掺杂基板10下方的漏极金属层(未图示)施加于N型重掺杂基板10。因此，芯片封装时需同时连接基板上下表面的电极，而造成封装技术上的限制。于是，如何简化既有的沟槽式功率半导体元件的结构与制作方法，是本
一个重要的课题。
技术实现思路
有鉴于此，本专利技术所要解决的技术问题在于，针对现有技术的不足提出一种沟槽式功率半导体元件以及此沟槽式功率半导体元件的制造方法，可以简化制作流程，降低制作成本。为解决上述问题，达到本专利技术提供一种沟槽式功率半导体元件。此沟槽式功率半导体元件包括一底材、多个沟槽、至少一个栅极多晶硅结构、一栅极介电层、多个第一重掺杂区、至少一本体区、至少一源极掺杂区、一层间介电层、一漏极接触窗、一第二重掺杂区与一金属图案层。其中，这些沟槽位于底材内，并且包括至少一个栅极沟槽，至少一个栅极多晶硅结构，位于该栅极沟槽内；一栅极介电层，包覆该栅极多晶硅结构的侧面与底面。各个第一重掺杂区分别形成于相对应的沟槽的下方，该第一重掺杂区与相对应的该沟槽的底部间隔一定距离，并且互相连接形成一导电通道。在各个第一重掺杂区与相对应的沟槽之间分别具有一轻掺杂区，以阻止第一重掺杂区向上扩张。本体区环绕栅极沟槽，并与第一重掺杂区间隔一预设距离。源极掺杂区位于本体区上方。该层间介电层覆盖该栅极多晶硅结构，并定义出至少一源极接触窗以裸露该源极掺杂区。该漏极接触窗位于底材的边缘处。第二重掺杂区位于接触窗的下方，并电性连接导电通道。金属图案层填入接触窗以电性连接第二重掺杂区。在本专利技术的一实施例中，所述底材为一轻掺杂娃基板。在本专利技术的一实施例中，所述底材由一娃基板与位于其上的一轻掺杂嘉晶层所构成。在本专利技术的一实施例中，所述底材由一表面覆盖有氧化层的娃基板与位于氧化层 上方的一轻掺杂磊晶层所构成。在本专利技术的一实施例中，形成于底材的沟槽包括栅极沟槽、第一沟槽与第二沟槽。其中，第一沟槽位于相邻二个栅极沟槽间，以容纳一介电结构。第二沟槽位于栅极沟槽外侦牝以容纳一终端结构。在本专利技术的一实施例中，形成于底材的沟槽可区分为宽度较宽的第一部分的沟槽与宽度较窄的第二部分的沟槽，在第一部分的沟槽底部形成有窄沟槽。第一重掺杂区则是位于窄沟槽的下方。依据前述沟槽式功率半导体元件，本专利技术亦提供一制造方法。此制造方法至少包括下列步骤(a)提供一底材；(b)形成一图案层于底材上，定义多个沟槽，这些沟槽包括至少一个栅极沟槽；(C)以蚀刻方式在底材内形成这些沟槽；(d)通过图案层，植入第一导电型掺杂物于沟槽下方，以形成多个第一重掺杂区，并且，各个第一重掺杂区与相对应的沟槽的底部间隔有一轻掺杂区；(e)以热扩散方式，使各个第一重掺杂区互相连接形成一导电通道；(f)形成一栅极介电层覆盖该栅极沟槽的内侧表面；形成至少一栅极多晶硅结构于该栅极沟槽内；形成至少一本体区环绕栅极沟槽，本体区与第一重掺杂区间隔一预设距离；(g)形成至少一源极掺杂区于本体区上方；(h)形成一接触窗于底材的边缘处；(i)以离子植入方式，形成一第二重掺杂区于接触窗的底部，以电性连接导电通道；以及(j)形成一金属图案层于接触窗内，以电性连接第二重掺杂区。本专利技术可以简化制造流程，降低制作成本。关于本专利技术的优点与精神可以借助以下的专利技术详述及所附图式得到进一步的了解。附图说明图I为一典型沟槽式功率半导体元件的剖面示意图；图2A至图2J为本专利技术沟槽式功率半导体元件的制造方法的实施例一的结构流程图；图3A与图3C为本专利技术沟槽式功率半导体元件的制造方法的实施例二的结构流程图4A与图4C为本专利技术沟槽式功率半导体元件的制造方法的实施例三的结构流程图；图5A与图5B为本专利技术沟槽式功率半导体元件的制造方法的实施例四的结构流程图；图6A与图6E为本专利技术沟槽式功率半导体元件的制造方法的实施例五的结构流程图。主要元件附图标记说明重掺杂基板10轻掺杂磊晶层12栅极沟槽14·栅极介电层15栅极结构16本体区17源极掺杂区18层间介电层19重掺杂基板100绝缘层105轻掺杂磊晶层110图案层115栅极沟槽122第一沟槽124第一重掺杂区132轻掺杂区134栅极介电层142栅极多晶硅结构152终端结构154接触窗底部重掺杂区166导电通道130本体区比2源极掺杂区164图案层170漏极接触窗128保护层172侧壁保护结构172’第二重掺杂区136层间介电层180源极接触窗182源极金属层192漏极金属层194栅极沟槽222第一沟槽224第二沟槽226底部介电结构241栅极介电层242栅极多晶硅结构252终端结构254介电插塞243栅极沟槽322，323第一沟槽324保护层325，325’窄沟槽327第一重掺杂区332轻掺杂区334介电层343栅极介电层342多晶硅结构351栅极多晶硅结构352终端结构354图案层470侧壁保护结构471漏极接触窗428源极掺杂区454第二重掺杂区436图案层515漏极接触窗528第二重掺杂区536轻掺杂区537栅极介电层542多晶娃层550栅极多晶硅结构552终端结构554层间介电层580源极接触窗58具体实施例方式本专利技术的沟槽式功率半导体元件的主要技术特征通过离子植入方式在沟槽底部制作重掺杂区，以达到简化结构，降低制造成本的目的。实施例一·图2A至图2J为本专利技术沟槽式功率半导体元件的制造方法的实施例一的结构流程图。本实施例以一沟槽式功率金氧半场效晶体管为例。但是，本专利技术并不限于此。本专利技术亦可适用于其他功率半导体元件，如绝缘本文档来自技高网...
【技术保护点】
一种沟槽式功率半导体元件，其特征在于，包括：一底材；多个沟槽，位于该底材内，所述多个沟槽包括至少一个栅极沟槽；至少一个栅极多晶硅结构，位于该栅极沟槽内；一栅极介电层，包覆该栅极多晶硅结构的侧面与底面；多个第一重掺杂区，至少形成于部分所述多个沟槽的下方，该第一重掺杂区与相对应的该沟槽的底部间隔一定距离，并且，所述多个第一重掺杂区互相连接形成一导电通道；至少一本体区，环绕该栅极沟槽，并与该第一重掺杂区间隔一预设距离；至少一源极掺杂区，位于该本体区上方；一层间介电层，覆盖该栅极多晶硅结构，并定义出至少一源极接触窗以裸露该源极掺杂区；一漏极接触窗，位于该底材的边缘处；一第二重掺杂区，位于该漏极接触窗下方，以电性连接该导电通道；以及一金属图案层，填入该漏极接触窗以电性连接该第二重掺杂区。
【技术特征摘要】
【专利技术属性】
技术研发人员：张渊舜，蔡依芸，涂高维，
申请(专利权)人：帅群微电子股份有限公司，
类型：发明
国别省市：
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