使用稀释漏极的高压晶体管制造技术

可以通过形成带有掩模指状物（116）的漂移区注入掩模（114）来形成一种含有延伸漏极MOS晶体管（100）的集成电路，掩模指状物（116）邻接沟道区（108），并延伸到源极/沟道有源区（112），但不延伸到漏极接触有源区（112）。通过暴露的指状物注入的掺杂剂在掩模指状物下面衬底中形成横向掺杂条纹。在栅极下面的漂移区的平均掺杂密度比在漏极接触有源区处的漂移区的平均掺杂密度低至少25%。在一个实施例中，掺杂剂横向扩散，从而形成连续的漂移区。在另一实施例中，横向掺杂条纹之间的衬底材料保持与横向掺杂条纹相反的导电类型。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及集成电路的领域。更特别地，本专利技术涉及集成电路中的延伸漏极MOS晶体管。
技术介绍
集成电路可以含有延伸漏极金属氧化物半导体(MOS)晶体管，该晶体管工作在显著高于晶体管的最大栅极电压的漏极电压下。例如，延伸漏极晶体管可以工作在20伏的漏极电压，并具有3. 3伏的最大栅极电压。延伸漏极晶体管可以在漏极接触有源区和栅极之间包括漏极漂移区；该漏极漂移区会在漏极偏压施加到漏极接触有源区时耗尽，以便减小在栅极下的栅极介电层上的电场。形成漏极漂移区是为了提供漏极工作电压的期望值、当 晶体管断开时的击穿电压(也称为BVDSS)的期望值、当晶体管开启时的击穿电压(也称为BVDII)的期望值以及晶体管面积的期望值，这会需要折衷，从而不期望地增加集成电路制造成本或复杂性，或降低集成电路性能。
技术实现思路
可以通过如下工艺顺序形成含有延伸漏极MOS晶体管的集成电路，该工艺顺序包括形成漂移区注入掩模，以便暴露有待离子注入以掺杂漂移区的区域中的集成电路的现有顶表面。漂移区注入掩模具有暴露区的指状物，其与随后邻接延伸漏极MOS晶体管的沟道区的区域中的掩模材料的指状物交替。交替的暴露指状物和掩模指状物延伸超过源极/沟道有源区，但不延伸到与源极/沟道有源区相对布置的漏极接触有源区。执行漂移区离子注入工艺，该工艺将用于漂移区的掺杂剂注入到由漂移区注入掩模暴露的区域下面的集成电路衬底中。掩模指状物阻挡注入掺杂剂到达掩模指状物正下方的衬底。在一个或更多随后退火工艺期间，注入掺杂剂扩散并变得激活。在一个实施例中，源自相邻横向掺杂条纹的掺杂剂充分横向扩散，从而反向掺杂衬底并形成连续漂移区。在另一实施例中，在横向掺杂条纹之间的衬底材料保持与横向掺杂条纹相反的导电类型，其中相邻掺杂指状物之间的横向累积掺杂密度从I X IO12CnT2到5X 1012Cm_2。附图说明图IA和IB是含有根据实施例形成的、以连续的制造阶段方式描绘的延伸漏极MOS晶体管(以下称为MOS晶体管)的集成电路的剖面透视图。图2A和2B是含有根据另一个实施例形成的、以连续的制造阶段方式描绘的延伸漏极MOS晶体管(以下称为MOS晶体管)的集成电路的剖面透视图。图3A和3B是含有根据进一步的实施例形成的延伸漏极MOS晶体管(以下称为MOS晶体管)的集成电路的顶视图。图4A和4B是含有根据实施例形成的多个延伸漏极MOS晶体管(以下称为MOS晶体管)的集成电路的顶视图。具体实施例方式可以由包括如下步骤的工艺顺序形成含有延伸漏极MOS晶体管的集成电路形成漂移区注入掩模，以便将集成电路的现有顶表面暴露在有待离子注入以掺杂漂移区的区域中。漂移区注入掩模具有指状暴露区，其与将随后邻接延伸漏极MOS晶体管的沟道区的区域中的指状掩模材料交替。交替的暴露指状物和掩模指状物延伸超过源极/沟道有源区，但不延伸到与源极/沟道有源区相对布置的漏极接触有源区。执行漂移区离子注入工艺，该工艺将用于漂移区的掺杂剂注入到由漂移区注入掩模暴露的区域下面的集成电路衬底中。掩模指状物阻挡注入的掺杂剂到达掩模指状物正下方的衬底。在一个或更多随后退火工艺期间，注入的掺杂剂扩散并变得激活。在栅极下面的漂移区的平均掺杂密度比在漏极接触有源区的漂移区的平均掺杂密度低至少25%。在一个实施例中，掺杂剂充分横向扩散，从而反向掺杂衬底并形成连续漂移区。在另一实施例中，在漂移指状物之间的衬底材料保持与横向掺杂条纹(striation)相反的导电类型，其中相邻掺杂指状物之间的横向累积掺杂密度从I X IO12CnT2到5X 1012cnT2。稀释比是根据实施例形成的MOS晶体管的源极/沟道有源区处的漏极漂移区中的η型掺杂剂的平均密度与漏极接触有源区处的漏极漂移区中 的η型掺杂剂的平均密度的比率。第二延伸漏极MOS晶体管可以如上面描述在集成电路中形成，与第一晶体管的类似比率相比，其栅极下的漂移区的平均掺杂密度与漏极接触有源区处的漂移区的平均掺杂密度的比率较低。为了描述目的，术语“基本相等”理解为，意味着在制造容差或在实施例的制造期间遇到的非计划的变化内相等。为了描述目的，在叙述器件制造顺序期间，术语器件的“现有顶表面”理解为，指代在正在叙述步骤处的器件中和器件上的元件的暴露的顶表面的组合。术语“现有顶表面”可以包括制造完成时器件中不存在的牺牲元件的暴露的顶表面。本描述叙述了 η沟道延伸漏极MOS晶体管的形成。应该认识到，可以根据叙述的实施例通过合适地改变掺杂剂的极性和导电类型来形成P沟道延伸漏极MOS晶体管。图IA和IB示出含有根据示例实施例形成的延伸漏极MOS晶体管的集成电路的制造的连续阶段。参考图1Α，在半导体衬底102中和半导体衬底102上形成集成电路100。衬底102可以是单晶娃晶圆、绝缘体上娃(SOI)晶圆、具有不同晶向的区域的混合晶向技术(HOT)晶圆，或适合制造集成电路100的其它材料。靠近衬底102顶表面的衬底102的半导体材料是P型，其中掺杂密度例如在I X IO14CnT3和I X IO16CnT3之间。MOS晶体管104在衬底102的顶表面包括为源极/沟道有源区110定义的区域和为漏极接触有源区112定义的区域。源极/沟道有源区110包括布置在衬底102顶表面的沟道区108。在衬底102的顶表面上方形成漂移区注入掩模114，以便暴露有待离子注入的区域以掺杂漂移区。有待离子注入的区域从靠近漏极接触有源区112延伸到靠近源极/沟道有源区110。有待离子注入的区域可以与漏极接触有源区112重叠，和/或可以与源极/沟道有源区110重叠。漂移区注入掩模114包括掩模指状物116，掩模指状物116被布置在衬底102上方源极/沟道有源区110处，并延伸一部分距离到漏极接触有源区112。掩模指状物116的宽度118与掩模指状物116之间的间隔的宽度120的比率可以在O. 33和3之间。掩模指状物116的宽度可以在例如300纳米和3微米之间，并且相邻掩模指状物116之间的间隔的宽度也在300纳米和3微米之间，只要掩模指状物116的宽度118与掩模指状物116之间的间隔的宽度120的比率维持在O. 33和3之间。执行漂移区离子注入工艺，其将η型掺杂剂离子(例如磷和砷)注入通过漂移区注入掩模114的暴露区，从而在衬底102中形成漂移注入层122。掩模指状物116阻挡注入的掺杂剂到达掩模指状物116正下方的衬底102。参考图1Β，对集成电路100执行退火工艺，这导致图IA的漂移注入层122中的注入的掺杂剂扩散并变得电激活，以便形成MOS晶体管104的η型漏极漂移区124。退火操作可以包括，例如热驱动步骤，其将衬底102加热到1000°C和1200°C之间的温度，持续30分钟和4小时之间的时间。在本实施例中，源自图IA的掩模指状物116之间的注入区的掺杂剂横向扩散，以便反向掺杂衬底102，如在图IB中示出。可以在漏极漂移区124上方衬底102的顶表面处形成可选的场氧化物106。场氧 化物106可以包括厚度在250纳米和600纳米之间的二氧化硅，并可以由浅槽隔离(STI)工艺或硅局部氧化(LOCOS)工艺形成。在STI工艺中，可以由高密度等离子体(HDP)工艺或高深宽比工艺(HARP)淀积二氧化硅。MOS晶体管104在源极本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.06.17 US 61/355,858;2011.06.15 US 13/160,7591.一种集成电路，包含 半导体衬底，所述半导体衬底具有第一导电类型； 第一延伸漏极金属氧化物半导体(MOS)晶体管，所述第一 MOS晶体管包括 第一源极/沟道有源区； 第一漏极接触有源区，所述第一漏极接触有源区与所述第一源极/沟道有源区相对布置； 在所述第一源极/沟道有源区处所述衬底中的第一体区，所述第一体区具有所述第一导电类型； 在所述体区中的第一沟道区，所述第一沟道区布置在所述第一源极/沟道有源区中所述衬底的顶表面； 第一栅极介电层，所述第一栅极介电层布置在所述第一沟道区上方在所述衬底上； 第一栅极，所述第一栅极布置在所述第一栅极介电层上； 第一源极区，所述第一源极区与所述第一栅极相邻且与所述第一漏极接触有源区相对地布置在所述第一源极/沟道有源区中，所述第一源极区具有与所述第一导电类型相反的第二导电类型；以及 第一漏极漂移区，所述第一漏极漂移区布置在所述衬底中，以使 所述第一漏极漂移区具有所述第二导电类型； 所述第一漏极漂移区从所述第一漏极接触有源区延伸到所述第一源极/沟道有源区； 所述第一漏极漂移区邻接所述第一沟道区；以及 所述第一漏极漂移区包括第一组多个横向掺杂条纹，所述第一组多个横向掺杂条纹在所述第一源极/沟道有源区中并延伸一部分距离到所述第一漏极接触有源区，所述第一组多个横向掺杂条纹平行于所述衬底的所述顶表面，所述第一组多个横向掺杂条纹具有所述第二导电类型，使得在所述第一源极/沟道有源区处的所述第一漏极漂移区的平均掺杂密度比在所述第一漏极接触有源区处的所述第一漏极漂移区的平均掺杂密度低至少25%。2.根据权利要求I所述的集成电路，其中 所述第一漏极漂移区在所述第一组多个横向掺杂条纹之间是连续的；以及所述第一组多个横向掺杂条纹的掺杂密度比所述第一组多个横向掺杂条纹之间的所述第一漏极漂移区的区域高至少15%。3.根据权利要求I所述的集成电路，其中 所述第一组多个横向掺杂条纹由具有所述第一导电类型的所述衬底的区域横向隔开；以及 所述第一组多个横向掺杂条纹中的相邻实例之间的所述衬底区的每个实例的横向累积掺杂密度是从IXlO12Cnr2到5X1012cm_2，其中所述第一组多个横向掺杂条纹中的相邻实例之间的所述衬底区的所述横向累积掺杂密度是沿着从所述第一组多个横向掺杂条纹中的一个实例的横向边缘通过所述衬底区到所述第一组多个横向掺杂条纹中的相邻实例的横向边缘的水平线的积分掺杂密度，其中所述水平线平行于所述衬底的所述顶表面，并垂直于所述第一组多个横向掺杂条纹的所述横向边缘。4.根据权利要求I所述的集成电路，其中所述第一组多个横向掺杂条纹在所述第一源极/沟道有源区处与在更接近所述第一漏极接触有源区的末端处具有基本相等的宽度。5.根据权利要求I所述的集成电路，其中所述第一组多个横向掺杂条纹是锥形的，使得所述第一组多个横向掺杂条纹在更接近所述第一漏极接触有源区的末端处比在所述第一源极/沟道有源区处更宽。6.根据权利要求I所述的集成电路，其中所述第一组多个横向掺杂条纹中的第一实例的第一宽度比所述第一组多个横向掺杂条纹中的第二实例的第二宽度大至少25%。7.根据权利要求I所述的集成电路，进一步包括第二延伸漏极MOS晶体管，所述第二MOS晶体管包括 第二源极/沟道有源区； 第二漏极接触有源区，所述第二漏极接触有源区与所述第二源极/沟道有源区相对布置； 在所述第二源极/沟道有源区处所述衬底中的第二体区，所述第二体区具有所述第一导电类型； 在所述第二体区中的第二沟道区，所述第二沟道区布置在所述第二源极/沟道有源区中所述衬底的所述顶表面； 第二栅极介电层，所述第二栅极介电层布置在所述第二沟道区上方在所述衬底上； 第二栅极，所述第二栅极布置在所述第二栅极介电层上； 第二源极区，所述第二源极区与所述第二栅极相邻且与所述第二漏极接触有源区相对地布置在所述第二源极/沟道有源区中，所述第二源极区具有所述第二导电类型；以及第二漏极漂移区，所述第二漏极漂移区布置在所述衬底中，以使 所述第二漏极漂移区具有所述第二导电类型； 所述第二漏极漂移区从所述第二漏极接触有源区延伸到所述第二源极/沟道有源区； 所述第二漏极漂移区邻接所述第二沟道区；以及 所述第二漏极漂移区没有横向掺杂条纹。8.根据权利要求I所述的集成电路，进一步包括第二延伸漏极MOS晶体管，所述第二MOS晶体管包括 第二源极/沟道有源区； 第二漏极接触有源区，所述第二漏极接触有源区与所述第二源极/沟道有源区相对布置； 在所述第二源极/沟道有源区处所述衬底中的第二体区，所述第二体区具有所述第一导电类型； 在所述第二体区中的第二沟道区，所述第二沟道区布置在所述第二源极/沟道有源区中所述衬底的所述顶表面； 第二栅极介电层，所述第二栅极介电层布置在所述第二沟道区上方在所述衬底上； 第二栅极，所述第二栅极布置在所述第二栅极介电层上； 第二源极区，所述第二源极区与所述第二栅极相邻且与所述场氧化物相对地布置在所述第二源极/沟道有源区中，所述第二源极区具有所述第二导电类型；以及第二漏极漂移区，所述第二漏极漂移区布置在所述衬底中，以使 所述第二漏极漂移区具有所述第二导电类型； 所述第二漏极漂移区从所述第二漏极接触有源区延伸到所述第二源极/沟道有源区；所述第二漏极漂移区邻接所述第二沟道区；以及 所述第二漏极漂移区包括第二组多个横向掺杂条纹，所述第二组多个横向掺杂条纹在所述第二源极/沟道有源区中并延伸一部分距离到所述第二漏极接触有源区，所述第二组多个横向掺杂条纹平行于所述衬底的所述顶表面，所述第二组多个横向掺杂条纹具有所述第二导电类型，所述第二组多个横向掺杂条纹比所述第一组多个横向掺杂条纹更窄，使得在所述第二源极/沟道有源区处所述第二漏极漂移区中的掺杂剂的平均密度与在所述第二漏极接触有源区处所述第二漏极漂移区中的掺杂剂的平均密度的比率，比在所述第一源极/沟道有源区处所述第一漏极漂移区中的掺杂剂的平均密度与在所述第一漏极接触有源区处所述第一漏极漂移区中的掺杂剂的平均密度的比率低至少25%。9.根据权利要求I所述的集成电路，进一步包括第二延伸漏极MOS晶体管，所述第二MOS晶体管包括 第二源极/沟道有源区； 第二漏极接触有源区，所述第二漏极接触有源区与所述第二源极/沟道有源区相对布置； 在所述第二源极/沟道有源区处所述衬底中的第二体区，所述第二体区具有所述第一导电类型； 在所述第二体区中的第二沟道区，所述第二沟道区布置在所述第二源极/沟道有源区中所述衬底的所述顶表面； 第二栅极介电层，所述第二栅极介电层布置在所述第二沟道区上方在所述衬底上； 第二栅极，所述第二栅极布置在所述第二栅极介电层上； 第二源极区，所述第二源极区与所述第二栅极相邻且与所述第二漏极接触有源区相对地布置在所述第二源极/沟道有源区中，所述第二源极区具有所述第二导电类型；以及第二漏极漂移区，所述第二漏极漂移区布置在所述衬底中，以使 所述第二漏极漂移区具有所述第二导电类型； 所述第二漏极漂移区从所述第二漏极接触有源区延伸到所述第二源极/沟道有源区； 所述第二漏极漂移区邻接所述第二沟道区；以及 所述第二漏极漂移区包括第二组多个横向掺杂条纹，所述第二组多个横向掺杂条纹在所述第二源极/沟道有源区中并延伸一部分距离到所述第二漏极接触有源区，所述第二组多个横向掺杂条纹平行于所述衬底的所述顶表面，所述第二组多个横向掺杂条纹具有所述第二导电类型，使得在所述第二源极/沟道有源区处所述第二漏极漂移区的平均掺杂密度比在所述第二漏极接触有源区处所述第二漏极漂移区的平均掺杂密度低至少25%，所述第二组多个横向掺杂条纹延伸的距离比所述第一组多个横向掺杂条纹更大，使得所述第二MOS晶体管的BVDSS值与BVDII值的比率比所述第一 MOS晶体管的BVDSS值与BVDII值的比率大至少25%。10.一种形成集成电路的工艺，包含以下步骤 提供半导体衬底，所述衬底具有第一导电类型； 通过包括以下步骤的工艺形成第一延伸漏极金属氧化物半导体(MOS)晶体管 通过包括以下步骤的工艺形成布置在所述衬底中的所述第二导电类型的第一漏极漂移区在所述衬底上方形成漂移区注入掩模，使得所述漂移区注入掩模暴露有待离子注入以掺杂所述第一 MOS晶体管的漏极漂移区的区域中的所述衬底，所述暴露的区域从为所述第一MOS晶体管的第一漏极接触有源区定义的区域延伸到为与所述第一漏极接触有源区相对布置的所述第一 MOS管的第一源极/沟道有源区定义的区域，所述第一源极/沟道有源区在所述衬底的顶表面处包括沟道区，所述漂移区注入掩模包括第一组多个掩模指状物，所述第一组多个掩模指状物被布置在所述第一源极/沟道有源区处所述衬底上方，并延伸一部分距离到所述第一漏极接触有源区，使得所述第一组多个掩模指状物不延伸到所述第一漏极接触有源区； 执行离子注入操作，其将与所述第一导电类型相反的第二导电类型的掺杂剂离子注入通过所述漂移区注入掩模的所述暴露的区域，以便在所述衬底中形成漂移注入层，使得由所述第一组多个掩模指状物阻挡所述掺杂剂到达所述第一组多个掩模指状物正下方的所述衬底；以及 对所述集成电路执行退火工艺，其导致所述漂移注入层中的所述注入掺杂剂扩散并变得电激活，以便形成所述第二导电类型的所述第一漏极漂移区，所述第一漏极漂移区从所述第一...

【专利技术属性】
技术研发人员：P·郝，S·彭迪哈卡，B·胡，Q·王，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：
国别省市：