晶体管和使用了晶体管的半导体存储器制造技术

在晶体管中设置：设置了具有相向的一对侧面（１３ｂ、１３ｂ）的凸部１３ａ的ｐ型半导体衬底（１２）、栅绝缘膜（１５ｃ）、一对的ｎ型源－漏区（ＢＬ１、ＢＬ２）、隧道绝缘膜（１５ａ）、一对浮置栅（ＦＧ１、ＦＧ２）、内部多晶绝缘膜和控制栅（ＣＧ）。使以线性方式联结源－漏区（ＢＬ１、ＢＬ２）的凸部（１３ａ）的基端部的ｐ型杂质浓度成为比除去基端部的凸部（１３ａ）的ｐ型杂质浓度高的浓度。在控制栅（ＣＧ）与源－漏区（ＢＬ１、ＢＬ２）之间，施加用于擦除浮置栅（ＦＧ）中的存储电荷的擦除电压，向着控制栅（ＣＧ）或者源－漏区（ＢＬ１、ＢＬ２）流过擦除电流，擦除存储电荷。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及多值晶体管和使用了多值晶体管的半导体存储器，以及多值晶体管的驱动方法。更详细地说，本专利技术涉及对半导体存储器的多值化有用的技术。
技术介绍
EEPROM(Electrically Erasable Programmable Read OnlyMemory电可擦除可编程只读存储器)等非易失性存储器装载在移动电话机等设备内，现在正在广泛普及。通常，EEPROM在一个单元晶体管内仅写入1位的信息。但是为了谋求器件的小型化，希望谋求单元晶体管的多值化，在一个单元晶体管内写入2位以上的信息。图26中表示了该多值技术的一个示例。图26是现有示例的多值单元晶体管的剖面图。该多值技术在美国专利第6,011,725号说明书中有详细的说明。在图26中，单元晶体管1具有所谓的MONOS(Metal Oxide NitrideOxide Semiconductor金属-氧化物-氮化物-氧化物-半导体)结构。构成该MONOS结构的是控制栅7(Metal)、氧化硅膜6(Oxide)、氮化硅膜5(Nitride)、氧化硅膜4(Oxide)和P型硅衬底2(Semiconductor)。在这种单元晶体管中，n型的源-漏区3，8在写入程序和读出程序中的各种阶段，迄今为止的源有可能变成漏。换句话说，源-漏区3，8中究竟哪一个是源哪一个是漏是无法确定的。因此，在说是源的情况下，是指源-漏区3，8中释放载流子(在该例中是电子)的一方，漏是指另一方。为了在该单元晶体管1中写入数据，采用图27A所示的方法。在该方法中，源8接地，对漏3和控制栅7供给适当的正电位VD1、VG1。因此，用源-漏区8、3之间的电场加速电子，在漏3的附近发生热电子。利用与声子等的碰撞和控制栅7的正电位，热电子超越氧化硅膜4的能量壁垒注入到氮化硅膜5中。由于在氮化硅膜5没有导电性，所注入的热电子就局限在氮化硅膜5中漏3附近的部位(称为右侧位208)。该状态是“(1，0)”状态。如果更换源-漏电压进行相同的过程，则如图27B所示，在氮化硅膜5中电子局限在漏8附近的部位(称为左侧位206)，得到“(0，1)”状态。图28A～图28D表示在该单元晶体管1中能达到的4值状态。“(1，1)”状态(参照图28A)在左右的任何一个位上都没有电子存储。“(0，0)”状态(参照图28D)在左右的两个位上都有电子存储。这样，在单元晶体管1中能够写入4位的数据。但是，由于该写入方法是将热电子注入到氮化硅膜5中，需要对控制栅7施加高电位VG1，这是不希望的。为了将热电子注入到氮化硅膜5中，热电子必须从硅衬底2的导带隧穿到氧化硅膜4的导带中。这些导带间的能量差约为3.2eV。但是，由于热电子在与硅衬底2中的声子碰撞时损失能量，即使对控制栅施加3.2V的电压，也不能隧穿上述导带之间。因此，实际上需要对控制栅7施加12V～13V的高电压VG1。供给该高电压的是译码电路(未图示)中的高耐压晶体管，可是高耐压晶体管不能微细化。这是由于当微细化时，高耐压晶体管的源-漏发生称为穿通现象的不良情况的缘故。因此，在该写入方法中，不能缩小包括译码电路的EEPROM整体的芯片尺寸。另一方面，读出是通过改换向源-漏区3，8的每一个的施加电压，测量2种漏电流，比较各自的漏电流值与基准电流值的大小来进行的。在“(0、0)”状态(参照图28D)下，由于电子局限在两个位上，氮化硅膜5的电位在4值中变得最低。因此，单元晶体管1的阈值电压也变得最高，几乎不流过漏电流。即使改换源-漏区3，8的施加电压，该漏电流值也相同，几乎为零。因此，2种漏电流值的测量结果都比基准电流小。在“(1、1)”状态(参照图28A)下，由于在两个位上都没有电子，氮化硅膜5的电位在4值中最高。因此，阈值电压在4值中变得最低，流过最多的漏电流。即使改换源-漏区3，8，该漏电流值也相同，在4值中最大。换句话说，2种漏电流值的测量结果都比基准电流大。另一方面，在“(1、0)和(0、1)”的各状态(参照图28B及图28C)下，由于电子仅局限在一方的位中，单元晶体管1成为左右非对称，当改换源-漏区3，8的施加电压时，漏电流值不同。因此，“(1、0)”与“(0、1)”的区别通过判定2种漏电流中哪一种比基准电流大(或者小)来进行。但是，在该读出方法中，当读出“(1、0)”或(0、1)时，漏电流的电流窗口小，这一点不能令人满意。电流窗口是指在读出“(1、0)”和“(0、1)”时，改换源-漏区3，8的施加电压而测得的2种漏电流值之差。当电子牢固地局限在氮化硅膜5的右端(或者左端)，因而单元晶体管1具有明确的非对称性的情况下，电流窗口达到希望值的可能性增大。但是，在单元晶体管1中，由于电子在氮化硅膜5中具有一定程度的扩展分布，难以呈现非对称性。特别是，当缩短栅长L(参照图27A)以减小单元尺寸时，究竟电子是局限在左右哪一位中变得不清晰，单元晶体管1的非对称性减小，因此，电流窗口也减小。这样，当电流窗口减小时，由于漏电流和基准电流的裕量变小，误认写入数据的危险性增高。另外，单元晶体管1在抗能带间隧穿性能低这一点方面也不能令人满意。现参照图29说明这种情况。图29表示单元晶体管1处于非选择状态的情况。为了使单元晶体管处于非选择状态，在控制栅7上供给比读出时电位低的接地电位。另一方面，对所选择的另一单元晶体管的漏施加正电位VD1，由于在列方向的单元中正电位VD1是共同的，对漏3施加正电位VD1。在这种状态下，由于控制栅7的电位成为低电位，氮化硅膜5与漏3的电位差ΔV比读出时增大。特别是，当电子局限在氮化硅膜5中的情况下，因电子使氮化硅膜5的电位降低，电位差ΔV进一步增大。但是，当电位差ΔV如此增大时，在漏3与氮化硅膜5之间流过隧道电流，氧化硅膜4因隧道电流而发生恶化的问题。另外，由于电位差ΔV大，漏3的边缘暴露在高电场中，在漏3与衬底2的pn结处容易引起击穿。如圆内所示，通过该击穿，生成热空穴210与电子对。其中，热空穴210被吸引到低电位侧(氮化硅膜5侧)，通过氧化硅膜4。因此，氧化硅膜4因热空穴210而恶化。将这种情况称为单元晶体管1「抗能带间隧穿性能差」。
技术实现思路
本专利技术是鉴于上述现有例中存在的问题而进行的，其目的在于在比现有的单元晶体管写入电压低、而且电流窗口大的多值晶体管和使用了该多值晶体管的半导体存储器中，提供能擦除存储在浮置栅上的电荷，同时提供多值晶体管的驱动方法。但是，关于EEPROM等非易失性存储器，还存在下述问题。EEPROM装载在移动电话机等内正在广泛普及。对存储器来说一般最重要的是每一位的单价低，因此需要用简单的结构构成存储单元。另一方面，在这些存储器中，提高写入速度成为最关心的事情。例如，考虑从设置在便利店等小卖店等中的终端下载音乐数据那样的事情。在这种情况下，希望能够在大约数秒钟内下载相当于1枚光盘(CD)量的音乐数据。为了提高写入速度，据认为减小写入电流是一个解决措施。这是由于当写入电流减小时，多位存储单元并行写入成为可能，能够谋求提高写入速度的缘故。作为减小写入电流的现有技术，例如，有T.Kobayashi等人在「AGiga-Scale Assist-Gate(AG)-AND-Type Flash Memory Cell wi本文档来自技高网...

【技术保护点】
一种晶体管，其特征在于：配备：设置了具有相向的一对侧面的凸部的一种导电类型的半导体衬底；在上述凸部的顶面上形成的第１绝缘膜；在夹持上述凸部的上述半导体衬底的表面上形成的一对相反导电类型的源－漏区；覆盖 上述凸部的侧面和上述源－漏区的第２绝缘膜；设置在上述凸部的各侧面上，通过上述第２绝缘膜与上述侧面和源－漏区相向的一对浮置栅；在上述各浮置栅上形成的第３绝缘膜；以及通过上述第３绝缘膜与上述各浮置栅相向、而且通过上述第１ 绝缘膜与上述凸部的顶面相向的控制栅，形成上述第２及第３绝缘膜，使其静电电容比上述第１绝缘膜的大，在上述控制栅与上述源－漏区之间，施加用于擦除上述浮置栅中的存储电荷的擦除电压，向着上述控制栅或者上述源－漏区流过擦除电流，以擦除 上述存储电荷。

【技术特征摘要】
JP 2001-11-22 358308/2001;JP 2002-6-11 169749/20021.一种晶体管，其特征在于配备设置了具有相向的一对侧面的凸部的一种导电类型的半导体衬底；在上述凸部的顶面上形成的第1绝缘膜；在夹持上述凸部的上述半导体衬底的表面上形成的一对相反导电类型的源-漏区；覆盖上述凸部的侧面和上述源-漏区的第2绝缘膜；设置在上述凸部的各侧面上，通过上述第2绝缘膜与上述侧面和源-漏区相向的一对浮置栅；在上述各浮置栅上形成的第3绝缘膜；以及通过上述第3绝缘膜与上述各浮置栅相向、而且通过上述第1绝缘膜与上述凸部的顶面相向的控制栅，形成上述第2及第3绝缘膜，使其静电电容比上述第1绝缘膜的大，在上述控制栅与上述源-漏区之间，施加用于擦除上述浮置栅中的存储电荷的擦除电压，向着上述控制栅或者上述源-漏区流过擦除电流，以擦除上述存储电荷。2.一种半导体存储器，系将权利要求1所述的上述晶体管在列方向及行方向上排列多个而成。3.如权利要求2所述的半导体存储器，其特征在于在上述列方向上邻接的单元晶体管的上述源-漏区是共同的，在行方向上邻接的上述单元晶体管彼此之间共有上述控制栅，而且共有上述单元晶体管之间的上述源-漏区。4.一种晶体管，其特征在于配备设置了具有相向的一对侧面的凸部的一种导电类型的半导体衬底；在上述凸部的顶面上形成的第1绝缘膜；在夹持上述凸部的半导体衬底的表面上形成的一对相反导电类型的源-漏区；覆盖上述凸部的侧面和上述源-漏区的第2绝缘膜；设置在上述凸部的各侧面上，通过上述第2绝缘膜与上述侧面和源-漏区相向的一对浮置栅；在上述各浮置栅上形成的第3绝缘膜；以及通过上述第3绝缘膜与上述各浮置栅相向，而且通过上述第1绝缘膜与上述凸部的顶面相向的控制栅，通过与该凸部的顶面相向的控制栅，控制与该控制栅相向的沟道区的导通-关断状态，在上述控制栅与上述源-漏区之间，施加用于过擦除上述浮置栅中的存储电荷的擦除电压，过擦除浮置栅中的存储电荷，使在该浮置栅中存储的电荷实质上成为0以下的状态。5.如权利要求4所述的晶体管，其特征在于在过擦除后，进行向上述浮置栅的写入或者从该浮置栅的读出。6.如权利要求4所述的晶体管，其特征在于通过将对上述控制栅施加擦除用电压的期间维持在规定的时间，进行过擦除。7.如权利要求4所述的晶体管，其特征在于使用Fowler-Nordheim电流擦除在上述浮置栅上存储的电荷，过擦除在上述浮置栅上存储的电荷，直到该Fowler-Nordheim电流的值比规定值小为止。8.如权利要求4所述的晶体管，其特征在于在成为擦除对象的上述浮置栅中，至少对没有进行数据写入的浮置栅进行注入电荷的电荷注入工作。9.如权利要求4所述的晶体管，其特征在于在能够写入的写入电压值中，用位于最小的电压值附近的第2写入电压进行向上述浮置栅的数据写入。10.一种半导体存储器，系将权利要求4所述的上述晶体管在列方向及行方向上排列多个而成。11.如权利要求10所述的半导体存储器，其特征在于在上述列方向上邻接的单元晶体管的上述源-漏区是共同的，在行方向上邻接的上述单元晶体管彼此之间，共有上述控制栅，而且共有上述单元晶体管之间的上述源-漏区。12.一种...

【专利技术属性】
技术研发人员：三井田高，
申请(专利权)人：伊诺太科株式会社，
类型：发明
国别省市：JP[日本]