半导体存储器及其制造方法和驱动方法技术

一种双位非易失可编程读／写存储器，包括半导体存储元件，该元件包括一导电类型半导体衬底２１，其上形成有侧表面相对的凸状部分２４ａ、在凸部两侧的衬底表面上形成的一对相反导电类型源／漏区２３ａ、２３ｂ、覆盖凸部上表面的第一绝缘膜２２ａ、覆盖凸部侧表面和源／漏区２３ａ、２３ｂ的第二绝缘膜２２、在凸部侧表面上分别设置的经由第二绝缘膜与侧表面和源／漏区相对的一对浮置栅２７ａ、２７ｂ、在浮置栅上形成的第三绝缘膜２９以及分别经由第一绝缘膜与凸部上表面相对和经由第三绝缘膜与浮置栅相对的控制栅３０ａ。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及双位非易失可编程读/写存储器及其制造方法和驱动方法。而且，在非易失存储器中间有像掩模ROM之类不需要改编程的存储器并且希望以低价格供应产品。在这样的情况下，也有兴起关注作为元件技术的每一个元件多值操作的实现会达到较低成本。在这样的环境下，在U.S.Patent(USP6,011,725)中公开了可以实现每一个元件多值操作的非易失存储器的结构。根据这个专利，利用MONOS(金属-氧化物-氮化物-氧化物-半导体)结构的俘获电荷定域化来获得2位4值状态。这样的系统是利用能够由就地固定在源区近旁的固定电荷选定器件的阈值并且交换源区和漏区以致能够用一个晶体管产生2位(即，4值状态)数值的过程的独特的系统。在本申请己的图1A和图1B中，表示与上述的美国专利中的元件结构类似的元件结构。更详细地说，在一种导电类型半导体的衬底表面上以一定的间距形成用作源或漏的源/漏区6a、6b，而且在源/漏区6a、6b之间的沟道区上形成氮化物膜3被二层氧化膜夹在当中的ONO(氧化物-氮化物-氧化物)结构，并且在ONO结构上形成控制栅5。所有的叠层结构构成MONOS结构。在数据的编程中，通过把编程电压加到源/漏区6a或6b在由源/漏区6a及6b和半导体衬底1组成的pn结中引起雪崩击穿而产生热电子。使电子注入到pn结近旁的ONO结构，然后被氮化物膜3中的电子陷阱俘获。这时候，通常俘获的电子被就地固定在pn结近旁的氮化物膜3内。图1B表示当编程电压(Vpp)分别独立地施加于源/漏区6a和6b时累积电荷(俘获的电子)分别被就地固定在源/漏区6a和6b附近的状态。这样的状态表示一些2位4值状态中的一种状态。在这个数据的读出中，在用源/漏区6a作源和用源/漏区6b作漏时检测在一个方向上的电流，而然后在用源/漏区6b作源和用源/漏区6a作漏时检测转换到相反方向上的电流。在二种情况中，由于在源侧存在累积电荷7a或7b而由此产生截断沟道的电场，因此检测的电流是小的，表示“关断”状态。然而，在上述的非易失存储器中仍然留下在下文中所描述的一些问题。(i)编程控制，在编程中，如上所述，俘获的电子通常被就地固定在pn结近旁。然而，有超量编程扩展俘获电子在氮化物膜中的分布的可能性。在这样的情况下，由于操作的不对称性因不能实现俘获电子的定域化而丧失，固此完成双位操作是不可能的。为了防止像这样的超量编程，需要精确控制编程时间。并且，即使能够进行精确控制编程时间，考虑到在氮化物膜中俘获电子分布的扩展也必须使沟道长度长到使电荷同时就地定位在氮化物膜的两侧的范围。所以，可以断定在先技术中的结构不适用于微型化所达到的较高密度。(ii)阈值方面的改变由于局部引起雪崩击穿，所以难以使在沿图1A所示的沟道宽度方向上所有面积上不均匀固定的电荷定域化。本专利技术的另一个目的是提供在编程电压方面达到较低的电压和更多地扩展以后定义的电流窗口的半导体存储器。本专利技术的又一个目的是提供制造上述半导体存储器的方法。本专利技术的再一个目的是提供驱动上述半导体存储器的方法。在下文将阐明本专利技术要点。既然是这样，将参照附图说明某些部分。这样做意图是综合地说明
技术实现思路
而这样做不是意欲限制专利技术的范围。在本专利技术的半导体存储器，包含半导体存储元件，该元件包括设置具有一对相对侧表面的凸状部分的一种导电类型半导体衬底、在凸状部分两侧的半导体衬底表面上形成的一对相反导电类型源/漏区、用于覆盖凸状部分上表面的第一绝缘膜、用于覆盖凸状部分和源/漏区的侧表面的第二绝缘膜、在凸状部分的侧表面上设置的经由第二绝缘膜分别与侧表面和源/漏区相对的一对浮置栅、在浮置栅上形成的第三绝缘膜，以及分别经由第一绝缘膜与凸状部分上表面相对和经由第三绝缘膜与浮置栅相对的控制栅。在这样的情况下，置于一对源/漏区之间相邻凸状部分的侧表面和上表面的区域起沟道区作用，而一对浮置栅起用于累积电荷的电荷累积区作用。在本专利技术中，每一个元件通过一对浮置栅形成2位，并且通过在一个浮置栅上的电荷累积或者没有电荷累积和在另一个浮置栅上的电荷累积和没有电荷累积的可能的组合能够形成4值状态。此外，由于在半导体衬底表面上形成的凸状部分的两个侧表面上分别设置浮置栅而且凸状部分的侧表面分别被用作沟道，因此能减少形成元件的面积。同样，由于在浮置栅下面设置源/漏区，所以能够达到半导体存储器的较高密度。在编程中，把由从源朝向漏的电场产生的热电子(高能量载流子)用作注入电荷。这时候，通过对漏施加为编程必需的电压供应热电子所要求的超过栅绝缘膜能量势垒的能量。更详细地说，如图6所示，从源抽出的载流子在沟道区迁移间得到能量而被加速，然后超过栅绝缘膜22的能量势垒而跃迁到浮置栅27b。这时候，由于在凸状部分上表面上的沟道内的载流子的加速方向上存在有浮置栅27b，所以当载流子没有改变方向时载流子被注入到浮置栅27b。因此，通过疏散，在浮置栅27b的方向上被加速的载流子的能量一点也没有损失并且差不多按原来那样用作超过栅绝缘膜22的能量势垒的能量。所以，根据本专利技术，用低电压完成编程是可以实现的。此外还由于作电荷累积部分的一对浮置栅是相互分开的以使凸状部分置于它们之间，因此注入到浮置栅的电不会相互干扰，因而能够清晰地识别数据的内容。而且，由于用导电体组成浮置栅，所以注入的热电子能够均匀分布在浮置栅中。因此能够完全控制晶体管的“ON”/“OFF”(“导通”/“关断”)。另外在编程期间，在未选择的单元晶体管中，把O伏加到控制栅和源，而把编程电压加到漏，但是通过漏和浮置栅之间耦合电容浮置栅的电位被上拉到漏电位。所以，减少漏和浮置栅之间电位差异。因此，能够避免由于高电场对在漏和浮置栅之间的绝缘膜造成的带间隧道效应引起的绝缘击穿。此外，由于在源/漏区上经由绝缘膜设置浮置栅，所以漏电压通过耦合电容主要影响浮置栅的电位。因而，由于即使在漏侧的浮置栅中累积注入的电子漏电压也会使浮置栅的电位上拉，所以能够增加漏电流。相反，通过浮置栅和源之间绝缘膜的耦合电容施加于源的源电压使在源侧的浮置栅电位下拉。所以，源电压进一步下拉由注入到源侧的电子下拉的浮置栅电位。结果是，即使把高电压施加于控制栅，仍然能够切断沟道。用上述的漏电压的浮置栅电位的下拉和用源电压的浮置栅电位的下拉产生增大所谓的“电流窗口”的效果。在这里，电流窗口是在识别“导通”状态和“关断”状态过程中的界限指示。换言之，电流窗口是指示“导通”状态的漏电流的最低电平和指示“关断”状态的漏电流的最高电平之间的差。更详细地说，电流窗口相当于在把电压以不同的方向施加于仅为“1”在一个浮置栅上编程的存储元件的漏和源之间获得的漏电流之间的差。而且，在半导体存储器中，在列和行中排列许多半导体元件。为了实现元件隔离使形成存储元件的半导体凸状部分像岛一样地排列列在行和列的交叉区域，因此不发生邻近的存储元件之间相互干扰。同时，在一些条形凸状部分上形成许多存储元件。这样，在成一列列的条形凸状部分中存储元件断断续续地保持一定的间距的情况下，为了在元件之间达到绝缘而不出故障，在邻近存储器元件之间形成高浓度杂质区(元件绝缘层)。在本专利技术的半导体存储器驱动方法中，如下文所述那样能够进行数据编程、存储数据读出以及编程数据和存储数据的擦除。以下面的方法进行数据编程。也就是说本文档来自技高网...

【技术保护点】
一种半导体存储器，包括半导体存储元件，该元件包括： 一种导电类型半导体衬底，其上形成有具有一对相对的侧表面的凸状部分； 在凸状部分两侧的半导体衬底表面上形成的一对相反导电类型源／ 漏区； 用于覆盖凸状部分上表面的第一绝缘膜； 用于覆盖凸状部分的侧表面和源／漏区的第二绝缘膜； 设置在凸状部分的侧表面上经由第二绝缘膜分别与侧表面和源／漏区相对的一对浮置栅； 在浮置栅上形成的第三绝缘膜；以及 分别经由第一绝缘膜与凸状部分的上表面相对和经由第三绝缘膜与浮置栅相对的控制栅。

【技术特征摘要】
JP 2001-4-12 114291/2001;JP 2001-4-20 123213/2001;1.一种半导体存储器，包括半导体存储元件，该元件包括一种导电类型半导体衬底，其上形成有具有一对相对的侧表面的凸状部分；在凸状部分两侧的半导体衬底表面上形成的一对相反导电类型源/漏区；用于覆盖凸状部分上表面的第一绝缘膜；用于覆盖凸状部分的侧表面和源/漏区的第二绝缘膜；设置在凸状部分的侧表面上经由第二绝缘膜分别与侧表面和源/漏区相对的一对浮置栅；在浮置栅上形成的第三绝缘膜；以及分别经由第一绝缘膜与凸状部分的上表面相对和经由第三绝缘膜与浮置栅相对的控制栅。2.根据权利要求1的半导体存储器，其中排列在所述一对源/漏区之间并且从凸状部分的一个侧表面经由上表面延伸到另一个侧表面的凸状部分表面区域起沟道区作用，而所述一对浮置栅起用于累积电荷的电荷累积区作用，以及通过所述一对浮置栅每一个元件形成二位，并且通过在各浮置栅上有电荷累积或没有电荷累积的组合形成4值状态。3.根据权利要求1的半导体存储器，其中所述凸状部分是由半导体衬底上的半导体层形成的。4.根据权利要求1的半导体存储器，其中半导体存储元件为多、个排列成列和行。5.一种半导体存储器，包括一种导电类型半导体衬底，其上许多条形凸状部分在列方向上以一定的间距设置，每个凸状部分具有一对相对的侧表面；在条形凸状部分的两侧的半导体衬底表面上形成的一对相反导电类型源/漏区；用于覆盖条形凸状部分上表面的第一绝缘膜；用于覆盖各个条形凸状部分的侧表面和源/漏区的第二绝缘膜；经由第二绝缘膜与条形凸状部分的侧表面和源/漏区相对并且沿条形凸状部分的侧表面以一定间距排列的多对的浮置栅；在浮置栅上形成的第三绝缘膜；以及经由第一绝缘膜与条形凸状部分上表面相对和经由第三绝缘膜与多对的浮置栅相对并且在行方向上以一定的间距设置的许多控制栅；其中半导体存储元件是在控制栅和条形凸状部分的交叉区域上形成的。6.根据权利要求5的半导体存储器，其中条形凸状部分是由半导体衬底上的半导体层形成的。7.根据权利要求5的半导体存储器，其中在相邻带凸状部分内的存储元件共用位于相邻条形凸状部分之间的源/漏区。8.根据权利要求5的半导体存储器，其中位于一列的条形凸状部分内的半导体存储元件之间的部分起元件绝缘层作用，其导电类型杂质浓度比形成半导体存储元件的部分高。9.根据权利要求5的半导体存储器，其中控制栅和源/漏区在位于相邻条形凸状部分间的凹形区域内的浮置栅之间的区域经由绝缘膜相互相对，并且在相对的区域中的绝缘膜具有比在浮置栅下面的绝缘膜厚的厚度。10.一种半导体存储器制造方法，包括步骤通过根据在半导体衬底上的掩模有选择地刻蚀半导体衬底形成具有一对相对的侧表面的凸状部分；基于掩模把相反导电类型杂质掺入在凸状部分两侧的半导体衬底表面区域，使得在凸状部分的两侧分别形成相反导电类型源/漏区，凸状部分位于其间；在凸状部分的上表面和两侧表面以及源/漏区的表面上形成绝缘膜；在所有表面上形成第一导电膜；通过各向异性刻蚀第一导电膜形成经由绝缘膜与凸状部分的侧表面和源/漏区相对的一对浮置栅；在浮置栅的表面上形成绝缘膜；在所有表面上形成第二导电膜；以及通过使第二导电膜构成图形形成控制栅，它经由在凸状部分的上表面上的绝缘膜与凸状部分的上表面相对并且经由在浮置栅表面上的绝缘膜与浮置栅相对。11.一种半导体存储器制造方法，用于制造在半导体衬底上有许多半导体存储元件排列成行和列的半导体存储器，该方法包括步骤(i)在一种导电类型半导体衬底上在列方向上以一定的间距形成各含有抗氧化膜的许多带状图形薄层；(ii)通过刻蚀从带状图形薄层的两侧露出的半导体衬底，形成各具有一对相对的侧表面的许多条形凸状部分；(iii)用离子注入在条形凸状部分两侧的半导体衬底表面层上形成相反导电类型源/漏区；(iv)露出带状图形薄层的抗氧化膜；(v)在所有表面上形成新的抗氧化膜；(vi)通过各向异性刻蚀新的抗氧化膜分别在条形凸状部分的两个侧表面上形成由新的抗氧化膜组成的侧壁绝缘膜；(vii)在侧壁绝缘膜之间的源/漏区上通过用带状图形薄层的侧壁绝缘膜和抗氧化膜作掩模有选择地氧化源/漏区的表面形成厚绝缘膜；(viii)在保留厚绝缘膜的同时暴露条形凸状部分和半导体衬底的表面，然后在暴露的表面上形成绝缘膜；(ix)在所有的表面上形成第一导电膜；(x)通过各向异性刻蚀第一导电膜在条形凸状部分的侧表面上经由与厚绝缘膜末端部分重叠搭接的绝缘膜分别形成第一和第二导电侧壁；(xi)在第一和第二导电...

【专利技术属性】
技术研发人员：三井田高，
申请(专利权)人：伊诺太科株式会社，
类型：发明
国别省市：JP[日本]