半导体封装结构及其制作方法技术

本发明专利技术提出一种半导体封装结构及其制作方法。该方法包括以下步骤：提供一具有多个贯孔的第一介电层。提供一具有多个导电通孔及一芯片容纳开口的第二介电层。将第二介电层压合于第一介电层上。将一芯片配置于芯片容纳开口中，并使芯片贴附于芯片容纳开口所暴露出的第一介电层上。芯片的一背面贴附于第一介电层上。于第二介电层上形成一重配置线路层。部分重配置线路层从第二介电层延伸至芯片的一有源表面与导电通孔上，以使芯片通过部分重配置线路层与导电通孔电性连接。于第一介电层上形成多个焊球。焊球位于贯孔内且通过导电通孔及重配置线路层而与芯片电性连接。本发明专利技术的半导体封装结构具有较佳可靠度与较小的封装厚度。

【技术实现步骤摘要】

本专利技术是有关于一种半导体元件及其制作方法，且特别是有关于一种。
技术介绍
芯片封装的目的在于保护裸露的芯片、降低芯片接点的密度及提供芯片良好的散热。当芯片的接点数不断地增加，而芯片的面积却越来越小的情况下，势必难以将芯片所有的接点以面矩阵的方式重新分布于芯片的表面，即使芯片表面容纳得下所有的接点，也将 造成接点之间的间距过小，而影响后续焊接焊球时的电性可靠度。因此，已知技术提出了可先利用封装胶体封装芯片来增加芯片的面积，其中芯片的有源表面与封装胶体的底面暴露于外。之后，再于芯片的有源表面以及封装胶体的底面上形成重配置线路层，并在重配置线路层的接点上分别形成焊球，来作为芯片与外界接点相电性连接的媒介。也就是说，芯片的有源表面与焊球是位于同一平面上。由于封装时易产生溢胶的现象，而导致封装胶体延伸至芯片的部分有源表面上，进而提高产品不良率，也正因此该封装胶体会污染芯片有源面，故该种封装方式无法应用于CMOS芯片。再者，由于已知是通过封装胶体封装芯片来增加芯片的面积的设计，但其重配置线路层仅位于芯片的有源表面及位于同一方向的封装胶体的表面上，因此无法通过堆叠的形式来堆叠芯片。也就是说，上述的方式亦无法利用垂直堆叠的方式将多个半导体元件(例如是芯片)封装于同一封装结构中。因此，如何有效缩小多个堆叠芯片的封装结构的厚度与尺寸，同时兼顾封装结构的电性可靠度，已成为亟待解决的课题。
技术实现思路
本专利技术提供一种半导体封装结构，其具有较佳可靠度与较小的封装厚度。本专利技术提供一种半导体封装结构的制作方法，用以制作上述的半导体封装结构。本专利技术提出一种半导体封装结构的制作方法，其包括下述步骤。提供一第一介电层。第一介电层具有多个贯孔。提供一第二介电层。第二介电层具有多个导电通孔以及一芯片容纳开口。将第二介电层压合于第一介电层上，其中导电通孔对应贯孔设置，且芯片容纳开口暴露出第一介电层的部分区域。将一芯片配置于芯片容纳开口中，并使芯片贴附于芯片容纳开口所暴露出的第一介电层上。芯片具有彼此相对的一有源表面以及一背面，而芯片的背面贴附于第一介电层上。于第二介电层上形成一重配置线路层，其中部分重配置线路层从第二介电层延伸至芯片的有源表面与导电通孔上，以使芯片通过部分重配置线路层与导电通孔电性连接。于第一介电层上形成多个焊球，其中焊球位于贯孔内，且焊球通过导电通孔以及重配置线路层而与芯片电性连接。在本专利技术的一实施例中，上述的半导体封装结构的制作方法，更包括在提供第一介电层之前，提供一第一承载板，并将第一介电层配置于第一承载板上；以及在形成重配置线路层之后，移除第一承载板。在本专利技术的一实施例中，上述的半导体封装结构的制作方法，更包括在第一介电层上形成焊球之前，提供一第二承载板，并将相互结合的第一介电层与第二介电层转移至第二承载板上，以使芯片位于第一介电层与第二承载板之间；以及在形成焊球之后，移除第二承载板。在本专利技术的一实施例中，上述的半导体封装结构的制作方法，更包括在将第二介电层结合于第一介电层上之前，于第一介电层上形成一粘着层，在第二介电层压合于第一介电层上之后，芯片容纳开口暴露出部分粘着层，且芯片通过粘着层贴附于第一介电层上。在本专利技术的一实施例中，上述的半导体封装结构的制作方法，更包括在第一介电层上形成焊球之前，移除位于贯孔内的粘着层。在本专利技术的一实施例中，上述移除位于贯孔内的粘着层的方法包括等离子灰化(plasma ashing)。在本专利技术的一实施例中，上述将第二介电层压合于第一介电层上的方法包括热压合法。在本专利技术的一实施例中，上述的每一贯孔的孔径大于每一导电通孔的孔径。在本专利技术的一实施例中，上述的第二介电层的厚度大于第一介电层的厚度。在本专利技术的一实施例中，上述的形成贯孔以及芯片容纳开口的方法包括激光钻孔法、机械钻孔法或冲压法。在本专利技术的一实施例中，上述的半导体封装结构的制作方法，更包括在第一介电层上形成焊球之前，于贯孔中涂布一助焊剂。 本专利技术还提出一种半导体封装结构，其包括一第一介电层、一第二介电层、一芯片、一重配置线路层以及多个焊球。第一介电层具有多个贯孔。第二介电层叠置于第一介电层上。第二介电层具有多个导电通孔以及一芯片容纳开口，其中导电通孔对应贯孔设置，且芯片容纳开口暴露出第一介电层的部分区域。芯片配置于芯片容纳开口中，且位于芯片容纳开口所暴露出的第一介电层上。芯片具有彼此相对的一有源表面以及一背面，且芯片的背面贴附于第一介电层上。重配置线路层配置于第二介电层上，且延伸至芯片的有源面与导电通孔上，其中芯片通过部分重配置线路层与导电通孔电性连接。焊球配置于第一介电层上的贯孔内，其中焊球通过导电通孔与重配置线路层而与芯片电性连接。在本专利技术的一实施例中，上述的半导体封装结构更包括一粘着层，配置于第一介电层与第二介电层之间以及第一介电层的芯片容纳开口与芯片之间。第二介电层与芯片通过粘着层贴附于第一介电层上。在本专利技术的一实施例中，上述的每一贯孔的孔径大于每一导电通孔的孔径。在本专利技术的一实施例中，上述的第二介电层的厚度大于第一介电层的厚度。在本专利技术的一实施例中，上述的第一介电层的厚度小于等于50微米，而第二介电层的厚度小于等于100微米。基于上述，由于本专利技术利用压合第一介电层与第二介电层的方式，以通过第二介电层的导电通孔来连接重配置线路层与芯片以及通过第二介电层的导电通孔及重配置线路层来连接芯片与焊球，其中焊球配置于第一介电层的贯孔内。因此，本专利技术的半导体封装结构的设计可具有较小的封装厚度，且可采用立体堆叠的方式来堆叠多个半导体封装结构，以通过导电通孔、重配置线路层与焊球的设计来缩短多个半导体封装结构之间的信号传输的路径长度以及可增加电性可靠度。附图说明为让本专利技术的上述目的、特征和优点能更明显易懂，以下结合附图对本专利技术的具体实施方式作详细说明，其中图IA至图IF为本专利技术的一实施例的一种半导体封装结构的制作方法的剖面示意图。 图2绘示为多个图IF的半导体封装结构所堆叠成的半导体封装堆叠的剖面示意图。主要元件符号说明10 :第一承载板20 :第二承载板100 :半导体封装结构110:第一介电层112:贯孔120:第二介电层122:导电通孔124:芯片容纳开口130 :芯片132 :有源表面134 :背面140 :重配置线路层150 :焊球160:粘着层170a :助焊剂170 :残留物具体实施例方式图IA至图IF为本专利技术的一实施例的一种半导体封装结构的制作方法的剖面示意图。请先参考图1A，本实施例的半导体封装结构的制作方法包括以下步骤。首先，提供一第一承载板10与一第一介电层110，其中第一介电层110配置于第一承载板10上，且第一介电层Iio具有多个贯孔112。在本实施例中，第一介电层110的材质例如是双顺丁烯二酸酰亚胺(Bismaleimide-Triazine, BT)树脂,而形成贯孔112的方式例如是激光钻孔法、机械钻孔法或冲压法。在此必须说明的是，当第一介电层110的硬度较高足以作为一支撑层使用时，亦可省略第一承载板10。也就是说，使用者可选择性地采用第一承载板10。接着，请再参考图1A，于第一介电层110上形成一粘着层160，其中粘着层160并未配置于贯孔112内。接着，请参考图1B，提供一第二介电层120，其中第二本文档来自技高网...

【技术保护点】
一种半导体封装结构的制作方法，包括：提供一第一介电层，该第一介电层具有多个贯孔；提供一第二介电层，该第二介电层具有多个导电通孔以及一芯片容纳开口；将该第二介电层压合于该第一介电层上，其中所述导电通孔对应所述贯孔设置，且该芯片容纳开口暴露出该第一介电层的部分区域；将一芯片配置于该芯片容纳开口中，并使该芯片贴附于该芯片容纳开口所暴露出的该第一介电层上，其中该芯片具有彼此相对的一有源表面以及一背面，该芯片的该背面贴附于该第一介电层上；于该第二介电层上形成一重配置线路层，其中部分该重配置线路层从该第二介电层延伸至该芯片的该有源表面与所述导电通孔上，以使该芯片通过部分该重配置线路层与所述导电通孔电性连接；以及于该第一介电层上形成多个焊球，其中所述焊球位于所述贯孔内，且所述焊球通过所述导电通孔以及该重配置线路层而与该芯片电性连接。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：廖宗仁，彭美芳，黄成棠，
申请(专利权)人：南茂科技股份有限公司，
类型：发明
国别省市：