一种半导体器件的制造方法技术

本发明专利技术提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有虚拟栅极结构，所述虚拟栅极结构包括牺牲栅电极层，且在所述虚拟栅极结构的两侧形成有紧靠所述虚拟栅极结构的间隙壁结构；去除所述牺牲栅电极层，以在所述间隙壁结构的中间形成一栅沟槽，且在所述栅沟槽中依次形成功函数金属层和阻挡层；使用一牺牲层填满所述栅沟槽，并覆盖所述功函数金属层和阻挡层；去除所述间隙壁结构顶部的所述牺牲层、阻挡层和功函数金属层；蚀刻去除所述栅沟槽中的所述牺牲层，得到一沟槽；在所述沟槽中形成浸润层；实施金属栅的回填。根据本发明专利技术，可以提供具有更大顶部开口特征尺寸的栅沟槽，改善采用传统工艺实施金属栅填充的效果。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，具体而言涉及一种改善金属栅填充的方法。
技术介绍
在下一代集成电路的制造工艺中，对于互补金属氧化物半导体(CMOS)的栅极的制作，通常采用后栅极(gate-last)工艺。典型的后栅极工艺的过程包括首先，在半导体衬底上形成虚拟栅极结构，所述虚拟栅极结构由自下而上的层间介电层、高k介电层、覆盖层(capping layer)和牺牲栅电极层构成；然后，在所述虚拟栅极结构的两侧形成栅极间隙壁结构，之后去除所述虚拟栅极结构的牺牲栅电极层，在所述栅极间隙壁结构之间留下一沟槽；接着，在所述沟槽内依次沉积功函数金属层(workfunction metal layer)、阻挡层(barrier layer)和浸润层(wetting layer);最后进行金属栅(通常为招)的填充。采用上 述工艺制作的晶体管结构通常称为高k介电层/金属栅晶体管。在形成所述金属栅极结构的过程中，通常采用沉积工艺形成所述金属栅极结构的各层材料，包括原子层沉积(ALD)、化学气相沉积(CVD)和物理气相沉积(PVD)。其中，前两种沉积工艺可以在所述沟槽的底部和侧壁形成很好的共形覆盖层，但是随着沉积层数的增力口，使得所述沟槽的顶部开口越来越小，影响后续金属栅的填充；物理气相沉积工艺则可以通过控制相关参数使所述金属栅极结构的各层材料仅沉积在所述沟槽的底部，但是在填充具有高深宽比结构的沟槽时，溅射出的原子由于散射效应在未完成底部沉积的情况下，已经先将所述沟槽的顶部开口封住，影响后续金属栅的填充。因此，上述传统工艺不能有效地实施后栅极工艺中的金属栅的填充，需要提出一种方法，改善采用传统工艺实施金属栅填充的效果。
技术实现思路
针对现有技术的不足，本专利技术提供，包括提供半导体衬底，在所述半导体衬底上形成有虚拟栅极结构，所述虚拟栅极结构包括牺牲栅电极层，且在所述虚拟栅极结构的两侧形成有紧靠所述虚拟栅极结构的间隙壁结构；去除所述牺牲栅电极层，以在所述间隙壁结构的中间形成一栅沟槽，且在所述栅沟槽中依次形成功函数金属层和阻挡层；使用一牺牲层填满所述栅沟槽，并覆盖所述功函数金属层和阻挡层；去除所述间隙壁结构顶部的所述牺牲层、阻挡层和功函数金属层；蚀刻去除所述栅沟槽中的所述牺牲层，得到一沟槽；在所述沟槽中形成浸润层；实施金属栅的回填。进一步，所述虚拟栅极结构包括自下而上依次层叠的界面层、高k介电层、覆盖层和牺牲栅电极层。进一步，蚀刻所述虚拟栅极结构，去除所述虚拟栅极结构最上层的所述牺牲栅电极层，以形成所述栅沟槽。进一步，采用原子层沉积工艺或物理气相沉积工艺形成所述功函数金属层。进一步，所述功函数金属层包括一层或多层金属。进一步，所述功函数金属层的构成材料包括氮化钛、钛铝合金或氮化钨。进一步，采用原子层沉积工艺或物理气相沉积工艺形成所述阻挡层。进一步，所述阻挡层的材料包括氮化钽或氮化钛。进一步，所述牺牲层的材料是旋涂玻璃或者多晶硅。进一步，采用旋涂工艺形成所述牺牲层。进一步，在所述旋涂工艺之后，执行一烘焙处理。进一步，所述烘焙处理的温度为110_300°C。 进一步，所述烘焙处理的持续时间少于两分钟。进一步，采用低压化学气相沉积工艺或等离子增强化学气相沉积工艺形成所述牺牲层。进一步，采用化学机械研磨工艺去除所述间隙壁结构顶部的所述牺牲层、阻挡层和功函数金属层。进一步，所述化学机械研磨工艺包括先采用硅氧化物研磨工艺或硅研磨工艺，再采用金属研磨工艺的两步研磨工艺。进一步，采用干法蚀刻或湿法蚀刻去除所述栅沟槽中的所述牺牲层。进一步，所述干法蚀刻的蚀刻气体为氟基、氯基或溴基气体。进一步,所述干法蚀刻所采用的工艺条件为压力30-1OOmTorr。进一步，所述干法蚀刻的持续时间为15-45S。进一步，所述湿法蚀刻所使用的腐蚀液为氢氟酸溶液或四甲基氢氧化铵溶液。进一步，所述湿法蚀刻所采用的工艺条件为温度20-80°C。进一步，所述湿法蚀刻的持续时间为50-120S。进一步，采用物理气相沉积工艺形成所述浸润层。进一步，所述浸润层的材料为钛或钛铝合金。进一步，所述金属栅的材料为铝。进一步，采用化学气相沉积工艺或物理气相沉积工艺进行所述金属铝栅的回填。进一步，所述化学气相沉积工艺或物理气相沉积工艺所采用的工艺条件为温度300-500。。。进一步，所述化学气相沉积工艺或物理气相沉积工艺的持续时间为120-300S。进一步，在实施金属铝栅的回填之后，采用化学机械研磨工艺去除所述间隙壁结构顶部的所述金属铝栅和浸润层。根据本专利技术，可以为后栅极工艺中的金属栅填充提供具有更大顶部开口特征尺寸的栅沟槽，从而改善采用传统工艺实施金属栅填充的效果。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中 图IA-图IH为本专利技术提出的改善金属栅填充的方法的各步骤的示意性剖面 图2为本专利技术提出的改善金属栅填充的方法的流程图。具体实施例方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术，将在下列的描述中提出详细的步骤，以便阐释本专利技术提出的改善金属栅填充的方法。显然，本专利技术的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。下面，参照图IA-图IH和图2来描述本专利技术提出的改善金属栅填充的方法的详细步骤。参照图IA-图1H，其中示出了本专利技术提出的改善金属栅填充的方法的各步骤的示意性剖面图。首先，如图IA所示，提供半导体衬底100，所述半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，半导体衬底100选用单晶硅材料构成。在半导体衬底100中形成有隔离槽、埋层等，为了简化，图示中予以省略。在所述半导体衬底100上形成有虚拟栅极结构101，作为一个示例，所述虚拟栅极结构101可包括自下而上依次层叠的界面层、高k介电层、覆盖层(capping layer)和牺牲栅电极层。界面层的材料可包括氧化物，如二氧化硅(SiO2)。高k介电层的材料可包括氧化铪、氧化铪娃、氮氧化铪娃、氧化镧、氧化错、氧化错娃、氧化钛、氧化钽、氧化钡银钛、氧化钡钛、氧化锶钛、氧化铝等，特别优选的是氧化铪、氧化锆和氧化铝。覆盖层的材料可包括氮化钛和氮化钽。牺牲栅电极层的材料可包括多晶硅。此外，作为示例，在所述半导体衬底100上还形成有位于所述虚拟栅极结构101两侧且紧靠所述虚拟栅极结构的间隙壁结构102。其中，所述间隙壁结构102可以包括至少一层氧化物层和/或至少一层氮化物层。接着，如图IB所示，以所述间隙壁结构102为掩膜，蚀刻所述虚拟栅极结构，去除所述虚拟栅极结构最上层的牺牲栅电极层，在所本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有虚拟栅极结构，所述虚拟栅极结构包括牺牲栅电极层，且在所述虚拟栅极结构的两侧形成有紧靠所述虚拟栅极结构的间隙壁结构；去除所述牺牲栅电极层，以在所述间隙壁结构的中间形成一栅沟槽，且在所述栅沟槽中依次形成功函数金属层和阻挡层；使用一牺牲层填满所述栅沟槽，并覆盖所述功函数金属层和阻挡层；去除所述间隙壁结构顶部的所述牺牲层、阻挡层和功函数金属层；蚀刻去除所述栅沟槽中的所述牺牲层，得到一沟槽；在所述沟槽中形成浸润层；实施金属栅的回填。

【技术特征摘要】

【专利技术属性】
技术研发人员：平延磊，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：