【技术实现步骤摘要】
本专利技术涉及芯片堆叠
，尤其涉及。
技术介绍
由于数字和模拟电路不能同时随着集成电路制造工艺尺寸的不断缩小而等比例缩小，所以当工艺不断越来越先进的时候，用同一种工艺把数模混合片上系统实现在同一颗芯片上的成本就会越来越不优化。现在基于芯片堆叠技术，把片上系统中的数字逻辑单元和模拟电路分开，把面积能够随着等工艺尺寸不断缩小而等比例缩小的数字逻辑单元实现在先进的小尺寸工艺芯片上，把面积不能随着工艺尺寸不断缩小而等比例缩小的模拟电路实现在折旧完毕且价格低廉的大尺寸工艺芯片上，用微控制器标准系统总线做管脚互连上下堆叠芯片的方法也随之出现。 由于这些微控制器标准系统总线是片上系统(SOC)的内部互连线，不会用于对外封装，所以这些互连线信号不会去驱动外部电路，且这些用于互连上下多颗堆叠芯片的管脚不会受到来自于整个封装后SOC芯片外部静电放电(ESD)的冲击，所以这些用于互连上下堆叠芯片且用微控制器标准系统总线做的管脚的驱动能力和防ESD的能力都不需要很强。这不像传统存储器工业，比如DRAM，FLAH等，为了得到大容量，经常会把多个DRAM或者FLASH芯片通过芯片堆叠...
【技术保护点】
一种减小堆叠芯片上互连输入输出管脚面积的方法，其特征在于，在制作堆叠芯片的过程中，通过降低互连输入输出管脚中驱动晶体管的数量、尺寸，以及降低所述互连输入输出管脚中抗静电放电器件晶体管的数量、尺寸，减小所述互连输入输出管脚面积；其中所述堆叠芯片采用微控制器标准系统总线作为管脚进行互连。
【技术特征摘要】
【专利技术属性】
技术研发人员：景蔚亮，陈邦明，亢勇，
申请(专利权)人：上海新储集成电路有限公司，
类型：发明
国别省市：
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