一种混合架构存储器及其制作方法技术

本发明专利技术提供一种混合架构存储器的电容及制作方法，涉及集成电路中半导体存储器技术领域，包括衬底、逻辑电路层、晶体管层及存储层，所述逻辑电路层堆叠于所述衬底上方，所述晶体管层堆叠于所述逻辑电路层上方，所述存储层堆叠于所述晶体管层的上方；所述存储层包括三维存储阵列和电容阵列，所述电容阵列包含多个电容串，所述三维存储层包含多个存储串，所述三维存储阵列与所述电容阵列按照水平结构排列，且所述电容串与所述存储串具有相同的结构。本发明专利技术的有益效果是：帮助减少电压变化，同时可有效提高存储系统的读写性能和使用寿命。

A hybrid architecture memory and its fabrication method

【技术实现步骤摘要】
一种混合架构存储器及其制作方法
本专利技术涉及集成电路中半导体存储器制作
，尤其涉及一种混合架构存储器及其制作方法。
技术介绍
三维是革新性的半导体存储技术，通过增加存储叠层而非缩小器件二维尺寸实现存储密度增长，从而拓宽了存储技术的发展空间。但其结构的高度复杂性给工艺制造带来全新的挑战。三维存储器是三维闪速存储器的一种，具有较高的集成度和数据存储密度，自三维存储器进入市场以来，闪存的容量得到了迅速的扩充，闪存容量的增长速度达到了几乎每年翻一倍的速度，但三维存储器在获得较大存储密度的同时，其读写寿命相应受到了影响。电容普遍认知为十分有用的电子电路，在正常操作期间或是由于意外的停电期间，电容可用来帮助减少电压变化，且可用来帮助储存存储器中的数据。但价格昂贵，且用于半导体中制造时具有制造上的困难。
技术实现思路
针对现有技术中存在的问题，本专利技术提供一种混合架构存储器,其中，所述混合架构存储器包括衬底、逻辑电路层、晶体管层及存储层，所述逻辑电路层堆叠于所述衬底上方，所述晶体管层堆叠于所述逻辑电路层上方，所述存储层堆叠于所述晶体管层的上方；所述存储层包括三维存储阵列和电容阵列，所述电容阵列包含多个电容串，每个所述电容串由多个电容单元与氧化物层交互堆叠形成，且多个所述电容单元之间通过重掺杂垂直沟道连接；所述三维存储层包含多个存储串，每个所述存储串由多个电荷存储单元与氧化物层交互堆叠形成，且多个所述电荷存储单元通过低掺杂垂直沟道连接；所述存储串与所述电容串按照水平结构排列，且所述电容串与所述存储串具有相同的结构；所述晶体管层与所述电容阵列堆叠形成随机存储阵列，所述随机存储阵列包括多个随机存储单元；每个所述随机存储单元包括两个晶体管和一个电容，采用2T1C结构形成。优选的，所述逻辑电路层包括读电路、写电路、放大电路及译码电路，用于响应上位机的操作指令，对所述随机存储层及所述三维存储层进行读写操作。优选的，所述电容单元的一个电极由所述存储串中的每个所述电荷存储单元的栅极构成，所述电容单元的另一个电极由所述重掺杂垂直沟道构成。优选的，所述重掺杂垂直沟道为所述存储串的源漏极之间的导电通道经过重掺杂处理形成的导体。一种混合架构存储器的制作方法，用于制作上述混合架构存储器，具体包括以下步骤：步骤S1，制作一衬底；步骤S2，在所述衬底上制作一逻辑电路层；步骤S3，在所述逻辑电路层上制作一晶体管层；步骤S4，在所述晶体管层上由下至上依次交替堆叠氧化物层和氮化物层，形成氧化物及氮化物堆叠层；步骤S5，所述氧化物及氮化物堆叠层的一部分用于制作存储串，所述氧化物及氮化物堆叠层的剩余部分用于制作电容串；所述存储串由多个电荷存储单元与氧化物层交互堆叠形成，且多个所述电荷存储单元通过低掺杂垂直沟道连接；所述电容串由多个电容单元与氧化物层交互堆叠形成，且多个所述电容单元之间通过重掺杂垂直沟道连接；所述电容串与所述存储串具有相同的结构；所述晶体管层与所述电容阵列堆叠形成随机存储阵列，所述随机存储阵列包括多个随机存储单元；每个所述随机存储单元包括两个晶体管和一个电容，采用2T1C结构形成。优选的，所述步骤S1和所述步骤S2中，所述衬底与所述逻辑电路层制作于同一片晶圆上；所述步骤S3、所述步骤S4及所述步骤S5中，所述晶体管层、所述存储串及所述电容串制作于另一片晶圆上；随后将两片晶圆采用晶圆拼接方式形成所述混合架构存储器。优选的，所述步骤S5中，所述电容串的制作具体包括以下步骤：步骤S511，在剩余部分所述氧化物及氮化物堆叠层的中间刻蚀贯通所述氧化物及氮化物堆叠层的第一垂直通孔；步骤S512，对所述第一垂直通孔进行重掺杂处理，形成重掺杂垂直沟道；步骤S513，刻蚀所述氧化物及氮化物层中的氮化物层；步骤S514，在原氮化物层的位置形成电容单元；步骤S515，多个所述电容单元与氧化物层交互堆叠形成所述电容串。所述存储串的制作具体包括以下步骤：步骤S521，在一部分所述氧化物及氮化物堆叠层的中间刻蚀贯通所述氧化物及氮化物堆叠层的第二垂直通孔；步骤S522，对所述第二垂直通孔进行低掺杂处理，形成低掺杂垂直沟道；步骤S523，刻蚀所述氧化物及氮化物堆叠层中的氮化物层；步骤S524，在原氮化物层的位置形成电荷存储单元；步骤S525，多个所述电荷存储单元与氧化物层相互堆叠形成所述存储串。优选的，所述步骤S1和所述步骤S2中，在低温制备环境中制备形成所述衬底和所述逻辑电路层。优选的，所述步骤S5中，在高温制备环境中制备形成所述存储串和所述电容串。优选的，所述低温制备环境下的制备工艺的退火温度在500摄氏度以下。优选的，所述高温制备环境下的制备工艺的退火温度在500摄氏度以上。上述技术方案具有如下有益效果：帮助减少电压变化，同时可有效提高存储系统的读写性能和使用寿命。附图说明图1为本专利技术的较佳实施例中，一种混合架构存储器的结构示意图；图2为本专利技术的较佳实施例中，存储串及电容串的结构示意图；图3为本专利技术的较佳实施例中，一种混合架构存储器的结构示意图；图4为本专利技术的较佳实施例中，2T1C结构的电路图；图5为本专利技术的较佳实施例中，一种混合架构存储器的制作方法流程示意图；图6为本专利技术的较佳实施例中，氧化物及氮化物堆叠层的示意图；图7为本专利技术的较佳实施例中，存储串的制作方法流程示意图；图8为本专利技术的较佳实施例中，氧化物及氮化物堆叠层刻蚀第一垂直通孔的示意图；图9为本专利技术的较佳实施例中，氧化物及氮化物堆叠层形成重掺杂垂直沟道的示意图；图10为本专利技术的较佳实施例中，氧化物及氮化物堆叠层中刻蚀氮化物层的示意图；图11为本专利技术的较佳实施例中，在原氮化物层的位置形成电容单元的示意图；图12为本专利技术的较佳实施例中，存储串的制作方法流程示意图；其中，1、衬底2、逻辑电路层3、晶体管层4、存储层5、氧化物层6、电容单元7、重掺杂垂直沟道8、电荷存储单元9、低掺杂垂直沟道10、氮化物层11、第一垂直通孔41、电容串42、存储串具体实施方式下面结合附图和具体实施例对本专利技术进行详细说明。本专利技术并不限定于该实施方式，只要符合本专利技术的主旨，则其他实施方式也可以属于本专利技术的范畴。本专利技术的较佳的实施例中，基于现有技术中存在的上述问题，现提供一种混合架构存储器,如图1所示，包括衬底1、逻辑电路层2、晶体管层3及存储层4，逻辑电路层2堆叠于衬底1上方，晶体管层3堆叠于逻辑电路层2上方，存储层4堆叠于晶体管层3的上方；存储层4包括三维存储阵列和电容阵列，电容阵列包含多个电容串，如图2所示，每个电容串由多个电容单元6与氧化物层5交互堆叠形成，且多个电容单元6之间通过重掺杂垂直沟本文档来自技高网...

【技术保护点】
1.一种混合架构存储器,其特征在于，包括衬底、逻辑电路层、晶体管层及存储层，所述逻辑电路层堆叠于所述衬底上方，所述晶体管层堆叠于所述逻辑电路层上方，所述存储层堆叠于所述晶体管层的上方；/n所述存储层包括三维存储阵列和电容阵列，所述电容阵列包含多个电容串，每个所述电容串由多个电容单元与氧化物层交互堆叠形成，且多个所述电容单元之间通过重掺杂垂直沟道连接；/n所述三维存储层包含多个存储串，每个所述存储串由多个电荷存储单元与氧化物层交互堆叠形成，且多个所述电荷存储单元通过低掺杂垂直沟道连接；/n所述存储串与所述电容串按照水平结构排列，且所述电容串与所述存储串具有相同的结构；/n所述晶体管层与所述电容阵列堆叠形成随机存储阵列，所述随机存储阵列包括多个随机存储单元；/n每个所述随机存储单元包括两个晶体管和一个电容,采用2T1C结构形成。/n

【技术特征摘要】
1.一种混合架构存储器,其特征在于，包括衬底、逻辑电路层、晶体管层及存储层，所述逻辑电路层堆叠于所述衬底上方，所述晶体管层堆叠于所述逻辑电路层上方，所述存储层堆叠于所述晶体管层的上方；
所述存储层包括三维存储阵列和电容阵列，所述电容阵列包含多个电容串，每个所述电容串由多个电容单元与氧化物层交互堆叠形成，且多个所述电容单元之间通过重掺杂垂直沟道连接；
所述三维存储层包含多个存储串，每个所述存储串由多个电荷存储单元与氧化物层交互堆叠形成，且多个所述电荷存储单元通过低掺杂垂直沟道连接；
所述存储串与所述电容串按照水平结构排列，且所述电容串与所述存储串具有相同的结构；
所述晶体管层与所述电容阵列堆叠形成随机存储阵列，所述随机存储阵列包括多个随机存储单元；
每个所述随机存储单元包括两个晶体管和一个电容,采用2T1C结构形成。


2.根据权利要求1所述的电容，其特征在于，所述逻辑电路层包括读电路、写电路、放大电路及译码电路，用于响应上位机的操作指令，对所述随机存储层及所述三维存储层进行读写操作。


3.根据权利要求1所述的电容，其特征在于，所述电容单元的一个电极由所述存储串中的每个所述电荷存储单元的栅极构成，所述电容单元的另一个电极由所述重掺杂垂直沟道构成。


4.根据权利要求3所述的电容，其特征在于，所述重掺杂垂直沟道为所述存储串的源漏极之间的导电通道经过重掺杂处理形成的导体。


5.一种混合架构存储器的制作方法，用于制作如权利要求1-4所述的混合架构存储器，其特征在于，具体包括以下步骤：
步骤S1，制作一衬底；
步骤S2，在所述衬底上制作一逻辑电路层；
步骤S3，在所述逻辑电路层上制作一晶体管层；
步骤S4，在所述晶体管层上由下至上依次交替堆叠氧化物层和氮化物层，形成氧化物及氮化物堆叠层；
步骤S5，所述氧化物及氮化物堆叠层的一部分用于制作存储串，所述氧化物及氮化物堆叠层的剩余部分用于制作电容串；
所述存储串由多个电荷存储单元与氧化物层交互堆叠形成，且多个所述电荷存储单元通过低掺杂垂直沟道连接；
所述电容串由多个电容单元与氧化物层交互堆叠形成，且多个所述电容单元之间通过重掺杂垂直沟道连接；

【专利技术属性】
技术研发人员：景蔚亮，张格毅，陈邦明，
申请(专利权)人：上海新储集成电路有限公司，
类型：发明
国别省市：上海;31