一种提升接触电阻均匀性的方法技术

本发明专利技术提供一种提升接触电阻均匀性的方法，包括：提供形成有层间介质层的晶圆；在所述层间介质层上形成硬掩膜层；研磨所述硬掩膜层和层间介质层，至层间介质层达到所需厚度。由于硬掩膜层保护作用，层间介质层较薄的部位不会被研磨液和研磨垫的作用消耗，得到厚度更均匀的层间介质层，进而得到更均匀的接触电阻的分布。有着方法简便，工艺成本低的优点。

【技术实现步骤摘要】

本专利技术集成电路制造
，尤其涉及。
技术介绍
在集成电路制造技术工艺中，往往包括在晶体管等器件上沉积各种层间介质材料，然后用各种刻蚀步骤制成穿过层间介质材料的连接孔，在这些连接孔中沉积导电材料，形成集成电路的接触和互联。连接孔作为多层金属层间互联以及器件与外界电路之间连接的通道，在器件结构组成中具有重要的作用。连接孔的接触电阻值高低对集成电路的性能有着重要影响。 然而，本申请专利技术人在实际生产中发现，在检测阶段，连接孔的接触电阻在晶圆中心和边缘的值和其他部分相差较大，并且阻值较高的部位器件良率受到影响。
技术实现思路
本专利技术提供，其能解决生产中接触电阻在晶圆中心和边缘的值和其他部分相差较大，导致阻值较高的部位器件良率不佳。本专利技术提供，包括提供形成有层间介质层的晶圆；在所述层间介质层上形成硬掩膜层；研磨所述硬掩膜层和层间介质层，至层间介质层达到所需厚度。可选的，所述硬掩膜层的硬度大于所述层间介质层的硬度，或者，所述硬掩膜层的研磨速率低于所述层间介质层的研磨速率。可选的，硬掩膜层的材质为无掺杂的硅玻璃、无掺杂的氧化硅(SiO2)或者氮化硅(Si3N4)0可选的,硬掩膜层的厚度为10纳米(nm广50纳米(nm)。可选的，硬掩膜层利用化学气相沉积的方法形成。可选的，所述介质层的材质为氟硅玻璃、磷硅玻璃、硼磷硅玻璃或掺杂的氧化硅(SiO2)0可选的,所述介质层的厚度为700纳米(nm广900纳米(nm)。可选的，利用化学机械研磨工艺研磨所述硬掩膜层和层间介质层。本专利技术提供，所述提升接触电阻均匀性的方法在层间介质层上形成硬掩膜层再进行研磨工艺，研磨过程中，由于硬掩膜层保护层间介质层较薄的部位不被研磨液和研磨垫的作用消耗，在研磨结束时得到厚度更均匀的层间介质层，进而得到更均匀的接触电阻的分布。附图说明图I为本专利技术实施例的提升接触电阻均匀性的方法的流程图2A 2D为本专利技术实施例的提升接触电阻均匀性的方法的各步骤的示意图；图3为现有技术中连接孔接触电阻示意图；图4为本专利技术实施例的中连接孔接触电阻示意图。具体实施例方式在
技术介绍
中已经提及，在实际生产中，会遇到接触电阻在晶圆中心和边缘的值和其他部分相差较大，导致阻值较高的部位器件良率不佳的问题。本专利技术提供，该方法在厚度不均匀的层间介质层上形成硬掩膜层，再对其进行研磨，由于硬掩膜层对层间介质层厚度较薄的部位的保护作用，研磨过后层间介质层表面更平坦，从而使得接触电阻更均匀。下面将结合附图对本专利技术进行更详细的描述，其中表示了本专利技术的优选实施例， 应所述理解本领域技术人员可以修改在此描述的本专利技术，而仍然实现本专利技术的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本专利技术的限制。为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本专利技术由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。在下列段落中参照附图以举例方式更具体地描述本专利技术。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。请参考图1，其为本专利技术实施例的提升接触电阻均匀性的方法的流程图，所述方法包括如下步骤步骤S021，提供形成有层间介质层的晶圆；步骤S022，在所述层间介质层上形成硬掩膜层；步骤S023，研磨所述硬掩膜层和层间介质层，至层间介质层达到所需厚度。该方法的核心思想在于，在层间介质层上形成硬掩膜层再进行研磨工艺，研磨过程中，由于硬掩膜层保护层间介质层较薄的部位不被研磨液和研磨垫消耗，在研磨结束时得到厚度更均匀的层间介质层，进而得到更均匀的接触电阻的分布。参照图2A，执行步骤S021，提供形成有层间介质层102的晶圆101。由于工艺和晶圆本身缺陷的影响，层间介质层102厚度常常是不均匀的，在晶圆101中心和边缘部分往往比其他部位的厚度要薄。通常，层间介质材质102可以采用氟硅玻璃(FSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)或掺杂的二氧化硅(Si02)，厚度为700纳米(ηπιΓ900纳米(nm)。在本实施例中，层间介质层102的材质为FSG，厚度为700纳米(ηπιΓ900纳米(nm)。常规工艺中，在沉积层间介质层102后直接通过化学机械研磨工艺对层间介质层102进行研磨，使其平坦化，经过平坦化的层间介质层102的厚度为400纳米(ηπιΓ600纳米(nm)。专利技术人在实际生产中发现，在检测阶段，接触电阻在晶圆中心和边缘的值和其他部分相差较大，导致阻值较高的部位器件的良率不佳。经过大量的研究和实验，专利技术人发现导致晶圆上接触电阻不均匀的原因之一是层间介质层102厚度不均匀导致的，即，在化学机械研磨过后，晶圆101中心和边缘部位的层间介质层102的厚度仍会比其他部分薄。形成这样现象的原因一方面是由于在化学机械研磨时，研磨液聚集在层间介质层102较薄的部分，但是由于研磨液的侵蚀作用会产生消耗，另一方面，研磨垫并不是绝对平坦，在研磨过程中不可避免的也会消耗到这些部分的层间介质层。这样研磨结束时晶圆101中心和边缘部位的层间介质层102仍会比其他部分薄。参照图3，为现有技术中化学机械研磨CMP之后连接孔接触电阻示意图。在后续的工艺中在其上形成的其他层(金属层、介质层等，图中只示意性的用一层来代替，并不代表其上仅有一层结构)也会有相同的形貌。在形成连接孔305并在其沉积导电材料时，晶圆301中心和边缘部分的连接孔305由于深度与晶圆301其他部分连接孔的深度不同，其接触电阻与晶圆301上的其他部分也不同，造成接触电阻分布不均匀的问题。并且专利技术人分析发现第一层的层间介质层的厚度均匀性对接触电阻分布的均匀性影响最大。参考图2B，执行步骤S022，在所述层间介质层上形成硬掩膜层103。所述硬掩膜层103的硬度大于所述层间介质层的硬度，或者所述硬掩膜层103的研磨速率低于所述层间介质层的研磨速率。可以利用化学气相沉积等方法来形成所述硬掩膜层103。由于层间介质层102的厚度不均匀，在其上沉积的硬掩膜层103与层间介质层102有相同的形貌分布。所述硬掩膜层优选为无掺杂的硅玻璃(USG)、无掺杂的二氧化硅(SiO2)或氮化硅(Si3N4)等材质，厚度为10纳米(nm广50纳米(nm)。从材质的选择上看出，硬掩膜层103比层间介质层102的材质硬度更大，研磨液对硬掩膜层103的侵蚀作用较缓慢。由于不同产品的工艺流程中，层间介质层102的材质和厚度各不相同，本领域技术人员能根据不同的工艺需求选择不同硬掩膜层103厚度和材质。参考图2C至图2D，执行步骤S023，研磨所述硬掩膜层103和层间介质层102至层间介质层102达到所需厚度。利用化学机械研磨工艺研磨所述硬掩膜层103和层间介质层102。由于具体的工艺和要生产的产品不同，所保留的层间介质层102的厚度也各不相同，在此不做限制。本实施例中化学机械研磨(CMP)后，层间介质层厚度为400n本文档来自技高网...

【技术保护点】
一种提升接触电阻均匀性的方法，包括：提供形成有层间介质层的晶圆；在所述层间介质层上形成硬掩膜层；研磨所述硬掩膜层和层间介质层，至层间介质层达到所需厚度。

【技术特征摘要】

【专利技术属性】
技术研发人员：孔秋东，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：