自对准接触制造方法技术

一种自对准接触制造方法，包括：在衬底上的层间介质层中形成金属栅极以及金属栅极两侧的栅极侧墙；自对准刻蚀，去除层间介质层，露出栅极侧墙和源漏极区域；形成接触金属层，覆盖衬底的源漏极区域和金属栅极顶部、以及栅极侧墙侧壁；以及平坦化接触金属层，直至暴露栅极侧墙顶部。依照本发明专利技术的自对准接触制造方法，不对金属栅极凹陷而是直接在其顶部形成保护层，能有效适当放宽关键尺寸和重叠大小的限制，提高了对工艺波动的稳定性和器件可靠性，降低了制造成本和工艺难度。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件制造方法，特别是涉及一种自对准接触制造方法。
技术介绍
MOSFET器件等比例缩减至45nm之后，器件需要高介电常数(高k)作为栅极绝缘层以及金属作为栅极导电层的堆叠结构以抑制由于多晶硅栅极耗尽问题带来的高栅极泄漏以及栅极电容减小。为了更有效控制栅极堆叠的形貌(profile)，业界目前普遍采用后栅工艺，也即通常先在衬底上沉积多晶硅等材质的假栅极，沉积层间介质层(ILD)之后去除假栅极，随后在留下的栅极沟槽中填充高k/金属栅(HK/MG)膜层的堆叠。之后，刻蚀ILD形成暴露源漏区的接触孔，在接触孔中沉积金属材质形成接触插塞(plug)，完成源漏互连。然而，随着器件集成度提高，器件特征尺寸持续缩减，栅极长度与源漏区的尺寸都在等比例缩减。当源漏区的尺寸较小例如亚20nm时，将会给接触(contact)工艺带来巨大挑战。这主要体现在对光刻的关键尺寸(CD)以及重叠(overlay)有较高的要求。例如，为了降低接触本身的串联电阻，要求接触孔尺寸大体与源漏区尺寸接近。如果接触孔尺寸明显小于源漏区(特别是重掺杂源漏区SD)的尺寸，这对于光刻的关键尺寸要求较高，同时较小尺寸的接触孔本身串联电阻将较大。此外，由于接触孔与栅极之间距离减小，对接触孔光刻的重叠性要求较高。如果重叠较大会造成接触与栅极之间的短路。为了解决这种问题，需要一种对光刻CD和overlay要求相对较低的工r>艺。目前业界已经提出了自对准接触(SAC)工艺以及其他类似SAC工艺意图解决上述问题。通常，SAC工艺包括后栅工艺中的假栅极堆叠图形化、形成源漏区、沉积ILD并移除假栅极堆叠形成栅极开口、在栅极开口中沉积栅极介质层以及双层金属栅极导电层。随后为了使得源漏接触能自对准的形成，采用回刻(etch-back)或者CMP工艺对金属栅极顶部进行凹陷处理，因为金属栅极两侧为栅极侧墙(通常为氮化硅材质)以及ILD，因此可以控制刻蚀工艺参数或者CMP研磨料的组分使其对于金属刻蚀、抛光速率较大，自对准的形成凹陷。在形成的凹陷中填充氮化硅等硬质材料作为顶部绝缘层和刻蚀停止层，并优选地在其顶部形成盖氧化层，并且随后CMP直至暴露ILD。随后，调整工艺参数进行刻蚀，由于金属栅极顶部有氮化硅硬质材质覆盖保护，垂直刻蚀仅针对低k材料、氧化硅等软质材料，去除了金属栅极、侧墙两侧的ILD直至暴露Si材质衬底，形成了与栅极两侧源漏区尺寸相同的自对准的接触孔。这种工艺对于光刻的CD误差控制以及overlay大小要求均较常规工艺小。然而如上所述，为了避免光刻偏移较大时接触与栅极之间短路，需要自对准刻蚀栅极内部的金属，然后将刻蚀形成的空洞填充SiN作为绝缘材料并进行CMP。这样就要求栅极做的要足够高，否则回刻、CMP等凹陷工艺将去除大部分金属栅极，导致器件失效。而栅极高度增加，不利于其上方多层互连的小型化，并且提高了在ILD中栅极开口中沉积填充金属层的难度，容易形成气泡、孔洞等缺陷。同时增加了一步CMP，这将会增加工艺难度与工艺成本。
技术实现思路
由上所述，本专利技术的目的在于克服上述技术困难，提出一种新自对准接触孔制造方法，能有效适当放宽关键尺寸和重叠大小的限制，提高了对工艺波动的稳定性和器件可靠性，降低了制造成本和工艺难度。为此，本专利技术提供了一种自对准接触制造方法，包括：在衬底上的层间介质层中形成金属栅极以及金属栅极两侧的栅极侧墙；自对准刻蚀，去除层间介质层，露出栅极侧墙和源漏极区域；形成接触金属层，覆盖衬底的源漏极区域和金属栅极顶部、以及栅极侧墙侧壁；以及平坦化接触金属层，直至暴露栅极侧墙顶部。其中，形成金属栅极的步骤进一步包括：在衬底上形成假栅极堆叠；在假栅极堆叠两侧形成栅极侧墙；在栅极侧墙两侧的衬底中和/或上形成源漏区在衬底上形成覆盖了假栅极堆叠的第一层间介质层；平坦化层间介质层直至暴露假栅极堆叠；选择性刻蚀去除假栅极堆叠，在第一层间介质层中留下栅极开口；在栅极开口中形成栅极介质层和金属栅极。其中，金属栅极和/或接触金属层材质包括W单质、或W合金。其中，层间介质层为氧化硅或低k材料。其中，栅极侧墙致密性大于层间介质层。其中，栅极侧墙材料为氮化硅。其中，金属栅极和/或接触接触层材质除了W、W合金之外，还进一步包括调节功函数的材料，选自Ti、TiN、Ta、TaN、TiAl、TiC、TiAlC的任一种及其组合。依照本专利技术的自对准接触制造方法，刻蚀去除ILD沉积含W金属层并平坦化，无需接触孔光刻，能有效适当放宽关键尺寸和重叠大小的限制，提高了对工艺波动的稳定性和器件可靠性，降低了制造成本和工艺难度。附图说明以下参照附图来详细说明本专利技术的技术方案，其中：图1至图4为依照本专利技术的自对准接触的制造方法各步骤的剖视图。具体实施方式以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技术效果，公开了能有效控制栅极线条精细度的半导体器件制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。以下参照图1～图4各个步骤的示意图，来详细描述本专利技术的技术方案。如图1所示，在第一层间介质层中的栅极开口中沉积金属栅极导电层并平坦化，直至露出第一层间介质层。具体地，先提供衬底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅(Si)、单晶体锗(Ge)、应变硅(StrainedSi)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底1优选地为体Si。在形成假栅极绝缘层之前，优选地，采用氟基溶液－诸如稀释HF(dHF)溶液或者稀释缓释刻蚀剂(dBOE)进行短时间的表面清洁，去除假栅极绝缘层与衬底之间可能存在的氧化物，例如氧化硅薄层。随后，采用CVD工艺，例如LPCVD、PECVD、HDPCVD等，在衬底1上沉积假栅极绝缘层(未示出)，其材质可以是氧化硅、高k材料及其组合。高k材料包括但不限于氮化物(例如SiN、AlN、TiN)、金属氧化物(主要为副族和镧系金属本文档来自技高网...

【技术保护点】
一种自对准接触制造方法，包括：在衬底上的层间介质层中形成金属栅极以及金属栅极两侧的栅极侧墙；自对准刻蚀，去除层间介质层，露出栅极侧墙和源漏极区域；形成接触金属层，覆盖衬底的源漏极区域和金属栅极顶部、以及栅极侧墙侧壁；以及平坦化接触金属层，直至暴露栅极侧墙顶部。

【技术特征摘要】
1.一种自对准接触制造方法，包括：
在衬底上的层间介质层中形成金属栅极以及金属栅极两侧的栅
极侧墙；
自对准刻蚀，去除层间介质层，露出栅极侧墙和源漏极区域；
形成接触金属层，覆盖衬底的源漏极区域和金属栅极顶部、以及
栅极侧墙侧壁；以及
平坦化接触金属层，直至暴露栅极侧墙顶部。
2.如权利要求1所述的方法，其中，形成金属栅极的步骤进一步包
括：在衬底上形成假栅极堆叠；在假栅极堆叠两侧形成栅极侧墙；
在栅极侧墙两侧的衬底中和/或上形成源漏区；在衬底上形成覆
盖了假栅极堆叠的第一层间介质层；平坦化层间介质层直至暴露
假栅极堆叠；选择性刻蚀去除假栅极堆叠，在...

【专利技术属性】
技术研发人员：秦长亮，殷华湘，李俊峰，赵超，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11