自对准接触件和方法技术

本发明专利技术提供一种自对准接触件。在实施例中，通过从邻接于栅电极处部分地去除第一介电材料和从邻接于栅电极处完全去除第二介电材料来形成自对准接触件。导电材料被沉积到去除第一介电材料和第二介电材料之后的区域中，并且导电材料和金属栅极凹至隔离件下方。介电层被沉积在凹进的导电材料和凹进的金属栅极的上方，并且自对准接触件穿过介电层而形成。本发明专利技术还提供了一种制造自对准接触件的方法。

【技术实现步骤摘要】

本专利技术总体涉及半导体领域，更具体地，涉及半导体器件中的自对准接触件及其 形成方法。
技术介绍
应消费者要求，消费型器件已经变得越来越小，所以形成该消费型器件的各种部 件以及它们的连接路径的尺寸也同样变小了。构成器件（诸如，移动电话、平板电脑等）的 主要部件的半导体器件已经被压缩变得越来越小，同时相应地针对半导体器件内部的各种 器件（例如，晶体管、电阻器、电容器等）以及它们的连接路径（例如，连接线）的压缩使得 它们的尺寸也变小了。 对于减小各个器件尺寸这种趋势而言，一个潜在的问题是在将半导体器件内部的 各个有源器件相互电连接的互连件方面形成了瓶颈。具体而言，由于各个互连件随着各种 晶体管、电阻器等持续减小，之前可控的工艺对准问题重新显现出来。 因此，新的工艺和工序需要克服这些问题。
技术实现思路
根据本专利技术的一个方面，提供了一种半导体器件，包括：第一导体，位于衬底上方， 第一导体具有第一顶面；隔离件，与第一导体相邻接，隔离件的第二顶面距离衬底比第一顶 面距离衬底更远；第二导体，与衬底电连接并且与第一导体分别位于隔离件的相对两侧上， 第二导体具有第三顶面，其中，第二顶面距离衬底比第三顶面距离衬底更远；第一介电层， 与隔离件的侧壁相邻接，位于第一导体的部分的上方，并且位于第二导体的部分的上方；以 及接触件，延伸穿过第一介电层并且与第一导体物理接触。 优选地，第一导体是金属栅极。 优选地，第一导体是插塞。 优选地，该半导体器件还包括：硅化物，位于插塞和衬底之间。 优选地，该半导体器件还包括：介电材料，位于插塞和衬底之间。 优选地，介电材料位于衬底内的隔离区域上方。 优选地，该半导体器件还包括：第二介电层，位于第一介电层上方，其中，接触件延 伸穿过第二介电层。 根据本专利技术的另一方面，提供了一种半导体器件，包括：隔离件，从衬底处向外延 伸；第一金属栅极，相较于隔离件而凹进；导电插塞，相较于隔离件而凹进；第一介电层，位 于隔离件上方且至少部分地位于第一金属栅极和导电插塞上方，其中，第一介电层与隔离 件的至少一个侧壁相接触；第一接触件，延伸穿过第一介电层并且与第一金属栅极物理接 触；以及第二接触件，延伸穿过第一介电层并且与导电插塞物理接触。 优选地，该半导体器件还包括：硅化物区域，位于导电插塞和衬底之间。 优选地，导电插塞位于衬底内的隔离区域上方。 优选地，该半导体器件还包括：第二介电层，位于导电插塞和隔离区域之间。 优选地，该半导体器件还包括：第二介电层，位于第一介电层上方，其中，第一接触 件延伸穿过第二介电层。 优选地，导电插塞包括妈。 优选地，第一接触件具有带有第一部分和第二部分的侧壁，第二部分偏离第一部 分，第一部分位于第一介电层上方而第二部分与第一介电层相邻接。 根据本专利技术的又一方面，提供了一种制造半导体器件的方法，该方法包括：提供金 属栅极，金属栅极带有位于金属栅极的第一面上的第一隔离件和位于金属栅极的第二面上 的第二隔离件，其中，介电材料的第一部分位于与第一隔离件相邻接的第一区域中而介电 材料的第二部分位于与第二隔离件相邻接的第二区域中；从第一区域中完全去除介电材料 的第一部分；从第二区域中部分地去除介电材料的第二部分，部分地去除第二部分从而形 成介电材料的第三部分；在介电材料的第三部分上方以及在第一区域内部形成导电材料； 使导电材料和金属栅极相较于第一隔离件的顶面和第二隔离件的顶面而凹进；在使导电材 料凹进之后，在导电材料上方、第一隔离件上方以及第二隔离件上方共形地形成第一介电 层；形成穿过第一介电层并且与导电材料相接触的第一接触件；以及形成穿过第一介电层 并且与金属栅极相接触的第二接触件。 优选地，形成第一接触件还包括：在第一介电层上方形成第二介电层；形成穿过 第二介电层的开口以暴露出第一介电层的一部分；以及形成穿过第一介电层的开口，其中， 形成穿过第一介电层的开口将第一介电层中与第一隔离件的侧壁相连接的部分保留。 优选地，完全去除介电材料的第一部分还包括：在介电材料的第一部分上方沉积 第二介电层；在第二介电层上方沉积硬掩模层；利用掩模层来图案化第二介电层以暴露出 介电材料的第一部分；以及穿过第二介电层以完全去除介电材料的第一部分； 优选地，介电材料的第二部分位于隔离区域上方。 优选地，该方法还包括：在形成导电材料之前形成硅化物区域。 优选地，该方法还包括：在使导电材料凹进之前平坦化导电材料。【附图说明】 当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术。应该强调 的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际 上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。 图1示出了根据一些实施例的带有金属栅极和置于上方的层间电介质的衬底； 图2示出了根据一些实施例的用于层间电介质的掩模的图案化； 图3示出了根据一些实施例的自对准的接触件蚀刻； 图4示出了根据一些实施例的第二自对准接触件蚀刻； 图5示出了根据一些实施例的导电材料的形成； 图6示出了根据一些实施例的形成插塞的平坦化工艺； 图7示出了根据一些实施例的使栅极金属和插塞凹进； 图8示出了根据一些实施例的介电层的形成； 图9示出了根据一些实施例的在介电层中的开口的形成； 图10示出了根据一些实施例的在开口中的接触件的形成； 图11不出了根据一些实施例的布局的俯视图。【具体实施方式】 以下公开提供了多种不同实施例或实例，用于实现本专利技术的不同特征。以下将描 述组件和布置的特定实例以简化本专利技术。当然，这些仅是实例并且不旨在限制本专利技术。例 如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接 接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和 第二部件不直接接触的实施例。另外，本专利技术可以在多个实例中重复参考符号和/或字符。 这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。 现参考附图，其中是用于10nm和更小节点互连的自对准接触件工艺。然而，这些 实施例也可以用在其他互连工艺中。现参考图1，此处示出了半导体器件100的一部分，半导体器件100具有半导体衬 底101、半导体衬底101内的有源区域102和第一隔离区域103、栅电极105,隔离件107， 以及第一层间电介质（ILD)109。半导体衬底101可以包括块状娃（掺杂的或未掺杂的）， 或绝缘体上硅（SOI)衬底的有源层。通常，SOI衬底包括半导体材料（诸如，硅、锗、硅锗、 S0I、绝缘体上硅锗（SG0I)或它们的组合）层。可以使用的其他衬底包括多层衬底、梯度 (gradient)衬底或混合取向衬底。 有源区域102可以是半导体衬底101的区域，该区域已经通过例如注入掺杂物被 激活从而以特定的方式导电。有源区域102可以掺杂有p型掺杂物（诸如，硼、铝、镓或铟） 和η型掺杂物（诸如，磷、砷或锑），从而形成一种或多种类型的半导体器件，诸如，图1中 所示的带有栅电极105的晶体管。然而，其他器件（诸如，单指（single-finger)晶体管、 电阻器等，或更为复杂的半导体结构（诸如，SRAM单元、N0R门、0R门、驱动器、这些的组合 等））也可以用有源本文档来自技高网...

【技术保护点】
一种半导体器件，包括：第一导体，位于衬底上方，所述第一导体具有第一顶面；隔离件，与所述第一导体相邻接，所述隔离件的第二顶面距离所述衬底比所述第一顶面距离所述衬底更远；第二导体，与所述衬底电连接并且与所述第一导体分别位于所述隔离件的相对两侧上，所述第二导体具有第三顶面，其中，所述第二顶面距离所述衬底比所述第三顶面距离所述衬底更远；第一介电层，与所述隔离件的侧壁相邻接，位于所述第一导体的部分的上方，并且位于所述第二导体的部分的上方；以及接触件，延伸穿过所述第一介电层并且与所述第一导体物理接触。

【技术特征摘要】
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【专利技术属性】
技术研发人员：王朝勋，刘仕文，杨复凯，王宪程，王美匀，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71