一种形成自对准接触部的方法技术

本发明专利技术提供了一种形成自对准接触部的方法，包括：提供衬底，所述衬底上形成有栅堆叠以及位于所述栅堆叠两侧的侧墙，所述侧墙两侧的衬底上形成有源/漏区及位于所述源/漏区之上的金属硅化物层；依序形成阻挡掩膜层及位于所述侧墙之外、所述阻挡掩膜层之上的第二侧墙；形成层间介质层，并进行表面平坦化直至暴露所述栅堆叠；去除所述第二侧墙及与所述第二侧墙相接的所述阻挡掩膜层，暴露所述金属硅化物层；以金属填满凹槽，并进行平坦化直至暴露所述栅堆叠，能有效解决现有技术中无法精确且简易的减小栅极与接触部之间的距离的问题。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，特别涉及一种形成自对准接触部的方法。
技术介绍
在集成电路的制造过程中，通常采用钨塞(plug)作为接触部，实现互补金属氧化物半导体(CMOS)与外部的电连接。随着集成电路工艺的不断发展，器件的尺寸不断的缩小，使得不同层间的对位光刻的难度越来越高。由栅极间距缩减所引起的问题之一是：一旦接触部未对准时，会造成接触部到栅极(CTG)短路的形成。该CTG短路实际上破坏了MOS晶体管。由于晶体管栅极间距已经缩减到45纳米以下，所以CTG短路已经变成主要的成品率限制因素之一。当前用于减少CTG短路的方法包括控制定位和采用较小临界尺寸的接触部。然而，由于栅极间距已经缩减，所以精确定位要求变得非常困难。例如，栅极间距小于或等于100nm的晶体管需要小于10nm的层定位控制和关键尺寸(CD)控制，以实现可制造的工艺窗口。因此，接触部的制备难度很大。此外，随着鳍式场效应晶体管(Fin-FET)的立体器件结构的研究应用，晶体管栅极间距已经缩减到22纳米以下，如何减小电流延迟成为一个亟待解决的问题。一种可行的方法是通过减小栅极与接触部之间的距离，然而，通过传统光刻(Lith本文档来自技高网...

【技术保护点】
一种形成自对准接触部的方法，其特征在于，包括：提供衬底，所述衬底上形成有栅堆叠以及位于所述栅堆叠两侧的侧墙，所述侧墙两侧的衬底上形成有源/漏区及位于所述源/漏区之上的金属硅化物层；依序形成阻挡掩膜层及位于所述侧墙之外、所述阻挡掩膜层之上的辅助侧墙；形成层间介质层，并进行表面平坦化直至暴露所述栅堆叠；去除所述辅助侧墙及与所述辅助侧墙相接的所述阻挡掩膜层，暴露所述金属硅化物层；以金属填满凹槽，并进行平坦化直至暴露所述栅堆叠。

【技术特征摘要】
1.一种形成自对准接触部的方法，其特征在于，包括：提供衬底，所述衬底上形成有栅堆叠以及位于所述栅堆叠两侧的侧墙，所述侧墙两侧的衬底上形成有源/漏区及位于所述源/漏区之上的金属硅化物层；依序形成阻挡掩膜层及位于所述侧墙之外、所述阻挡掩膜层之上的辅助侧墙；形成层间介质层，并进行表面平坦化直至暴露所述栅堆叠；去除所述辅助侧墙及与所述辅助侧墙相接的所述阻挡掩膜层，暴露所述金属硅化物层；以金属填满凹槽，并进行平坦化直至暴露所述栅堆叠。2.根据权利要求1所述的方法，其特征在于，所述栅堆叠依序包括：衬底之上的介质层、所述介质层之上的栅电极层及所述栅电极层之上的硬掩膜层。3.根据权利要求2所述的方法，其特征在于，所述方法还包括：去除所述栅堆叠，形成金属栅凹槽；在所述金属栅凹槽内形成金属栅介质层；以金属填充所述金属栅凹槽；进行平坦化直至暴露所述侧墙。4.根据权利要求2所述的方法，其特征在于，所述以金属填满凹槽，并进行平坦化直至暴露所述栅堆叠包括：以填充物填充凹槽，并进行平坦化直至暴露所述栅电极层，所述填充物与所述栅电极层的选择刻蚀比≥50:1，所述填充物与所述栅介质层的选择刻蚀比≥50:1；去除所述栅堆叠，并形成金...

【专利技术属性】
技术研发人员：赵治国，殷华湘，朱慧珑，赵超，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11