互连结构和其制造方法及半导体器件技术

一种半导体器件包括：包括接触区域的半导体衬底；在接触区域上存在的硅化物；在半导体衬底上存在的介电层，介电层包括暴露出接触区域的部分的开口；在开口中存在的导体；在导体和介电层之间存在的阻挡层；以及在阻挡层和介电层之间存在的金属层，其中，硅化物的Si浓度沿着硅化物的高度而变化。本发明专利技术的实施例还提供了互连结构和其制造方法。

【技术实现步骤摘要】

本专利技术涉及互连结构和其制造方法以及半导体器件。
技术介绍
半导体集成电路(IC)产业经历了快速增长。确实地，现代集成电路由诸如晶体管和电容器的上百万有源器件组成。IC材料和设计的技术进步产生了多代IC，其中，每代都具有比上一代更小且更复杂的电路。初始地，这些器件彼此隔离，但是稍后通过多个金属层互连在一起以形成功能电路。由于IC变得越来越复杂，互连结构也变得越来越复杂，导致金属层的数量增加。互连结构可以包括诸如金属线(引线)的横向互连和诸如导电通孔和接触件的竖直互连。然而，复杂互连件限制现代集成电路的性能和密度。
技术实现思路
本专利技术的实施例提供了一种半导体器件，包括：半导体衬底，包括接触区域；硅化物，存在于所述接触区域上；介电层，存在于所述半导体衬底上，所述介电层包括暴露出所述接触区域的部分的开口；导体，存在于所述开口中；阻挡层，存在于所述导体和所述介电层之间；以及金属层，存在于所述阻挡层和所述介电层之间，其中，所述硅化物的Si浓度沿着所述硅化物的高度而变化。本专利技术的另一实施例提供了一种互连结构，包括：硅化物；导体；阻挡层，存在于所述导体的侧壁上和存在于所述硅化物和所述导体之间；以及金属层，存在于所述阻挡层的侧壁处，其中，所述硅化物的Si浓度沿着所述硅化物的高度而减小。本专利技术的又一实施例提供了一种制造互连结构的方法，所述方法包括：在介电层中形成开口以暴露出接触区域的部分；在所述开口的侧壁上和所述接触区域上形成金属层；在所述金属层上形成阻挡层；以及在所述金属层上形成所述阻挡层之后，实施退火工艺以在所述阻挡层和所述接触区域之间形成硅化物。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。图1A至图1E是根据本专利技术的一些实施例的用于在各个阶段中制造FinFET器件的方法的示意性斜视图。图2A至图2G是制造FinFET器件中的互连结构的方法的局部截面图。图3A至图3F是根据本专利技术的一些实施例的用于在各个阶段中制造半导体器件的方法的示意性斜视图。图4是根据本专利技术的一些其它实施例的互连结构的局部截面图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。随着半导体器件尺寸持续缩小，满足导电性需求和多个金属制造中的可靠性已经变得越来越难。例如，包括金属线和将来自集成电路(IC)器件的不同层的金属线互连的导电通孔的互连结构的形成一般需要低电阻而且需要阻挡层以阻止导电通孔中的导电金属扩散至ILD层内。为了降低IC器件中的RC延迟，阻挡层还起到控制互连件的电阻率的作用。本专利技术涉及一种减小诸如FinFET器件的半导体器件中的互连结构的电阻的方法。图1A至图1E是根据本专利技术的一些实施例的用于在各个阶段中制造FinFET器件的方法的示意性斜视图。参考图1A。提供衬底110。例如，在一些实施例中，衬底110可以是半导体材料并且可以包括已知的结构，包括梯度层或掩埋氧化物。在一些实施例中，衬底110包括可以是未掺杂或掺杂(如，p型、n型或它们的组合)的块状硅。可以使用适合于半导体器件形成的其他的材料。诸如锗、石英、蓝宝石和玻璃的其他的材料可以可选地用于衬底110。可选地，硅衬底110可以是绝缘体上半导体(SOI)衬底的有源层或诸如形成在块状硅层上的硅锗层的多层结构。多个p阱区域116和多个n阱区域112形成在衬底110中。一个n阱区域112形成在两个p阱区域116之间。p阱区域116注入有P掺杂剂材料，诸如硼离子，并且n阱区域112注入有N掺杂剂材料，诸如砷离子。在p阱区域116的注入期间，n阱区域112覆盖有掩模(诸如光刻胶)，并且在n阱区域112的注入期间，p阱区域116覆盖有掩模(诸如光刻胶)。多个半导体鳍122、124形成在衬底110上。半导体鳍124形成在p阱区域116上，并且半导体鳍122形成在n阱区域112上。在一些实施例中，半导体鳍122、124包括硅。应该注意的是图1A中的半导体鳍122、124的数量是说明性的，并不应当限制本专利技术的保护范围。本领域的技术人员可以根据实际情况选择合适的半导体鳍122、124的数量。例如，可以通过使用光刻技术图案化和蚀刻衬底110来形成半导体鳍122、124。在一些实施例中，在衬底110上方沉积光刻胶材料层(未示出)。根据所需图案(这里为半导体鳍122、124)辐照(曝光)并显影光刻胶材料层，从而去除光刻胶材料的一部分。剩余的光刻胶材料保护下面的材料免受随后的工艺步骤(诸如蚀刻)的影响。应该注意，也可以在蚀刻工艺中使用诸如氧化物或氮化硅掩模的其他的掩模。多个隔离结构130形成在衬底110上。作为围绕半导体鳍122、124的浅沟槽隔离(STI)的隔离结构130可以通过采用正硅酸乙酯(TEOS)和氧气为前体的化学气相沉积(CVD)技术来形成。在又一些其他的实施例中，隔离结构130是SOI晶圆的绝缘层。参考图1B。至少一个伪栅极142形成在半导体鳍122、124的部分上，并暴露半导体鳍122、124的另外部分。伪栅极142可以形成为横越多个半导体鳍122、124。如图1C所示，多个栅极间隔件140形成在衬底110上方并且沿着伪栅极142的侧部。在一些实施例中，栅极间隔件140可以包括氧化硅、氮化硅、氮氧化硅或其他合适的材料。栅极间隔件140可以包括单层或多层结构。栅极间隔件140的毯式层可以通过CVD、PVD、ALD或其他合适的技术来形成。然后，对毯式层执行各向异性蚀刻以在伪栅极142的两侧上形成一对栅极间隔件140。在一些实施例中，栅极间隔件140用于偏移随后形成的掺杂区域，诸如源极/漏极区域。栅极间隔件140还可以用于设计或改变源极/漏极区域(结)轮廓。参考图1C。部分地去除(或部分地开沟)半导体鳍122、124的由伪栅极142和栅极间隔件142暴露的部分以在半导体鳍122、124中形成沟槽R。在一些实施例中，沟槽R形成有作为其上部的介电鳍侧壁结构125。在一些实施例中，沟槽R的侧壁基本相互平行并且相互垂直平行。在一些其它的实施例中，沟槽R形成有非垂直平行的轮廓。在图1C中，半导体鳍122包括至本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底，包括接触区域；硅化物，存在于所述接触区域上；介电层，存在于所述半导体衬底上，所述介电层包括暴露出所述接触区域的部分的开口；导体，存在于所述开口中；阻挡层，存在于所述导体和所述介电层之间；以及金属层，存在于所述阻挡层和所述介电层之间，其中，所述硅化物的Si浓度沿着所述硅化物的高度而变化。

【技术特征摘要】
2015.09.11 US 62/217,774;2016.01.11 US 14/992,9971.一种半导体器件，包括：半导体衬底，包括接触区域；硅化物，存在于所述接触区域上；介电层，存在于所述半导体衬底上，所述介电层包括暴露出所述接触区域的部分的开口；导体，存在于所述开口中；阻挡层，存在于所述导体和所述介电层之间；以及金属层，存在于所述阻挡层和所述介电层之间，其中，所述硅化物的Si浓度沿着所述硅化物的高度而变化。2.根据权利要求1所述的半导体器件，其中，所述金属层存在于所述阻挡层和所述介电层之间且不存在于所述阻挡层和所述硅化物之间。3.根据权利要求1所述的半导体器件，其中，所述Si浓度沿着所述硅化物的高度而减小。4.根据权利要求1所述的半导体器件，其中，在所述硅化物和所述阻挡层之间的界面处的所述Si浓度小于在所述...

【专利技术属性】
技术研发人员：林瑀宏，刘继文，曾鸿辉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71