一种铜互连结构的制作方法、铜互连结构及电子装置制造方法及图纸

本发明专利技术提供一种铜互连结构的制作方法、铜互连结构及电子装置，该制作方法包括：提供半导体衬底，在所述半导体衬底上形成具有沟槽的层间介电层；在所述沟槽侧壁上形成介电阻挡层；在所述介电阻挡层上形成导电阻挡层；在所述沟槽的剩余部分填充金属铜，以形成所述铜互连结构。本发明专利技术提出的铜互连结构的制作方法，由于采用介电阻挡层和导电阻挡层两层阻挡层，这样在保证一定阻挡能力，防止铜扩散到介电层中的前提下，又可以适当减小导电阻挡层的厚度，从而使用于互连的铜层的厚度相对增加，进而降低互连电阻，提高器件的电学性能。

【技术实现步骤摘要】

本专利技术涉及半导体
，具体而言涉及一种半导体器件及其制作方法、电子装置。
技术介绍
随着半导体技术的发展，集成电路逐渐向超大规模集成电路(ULSI)发展，其内部的电路的特征尺寸越来越小，密度越来越大，所含元件数量不断增加。铜凭借其优异的导电性，成为集成电路
中互连集成技术的解决方案之一。在后段工序(BEOL)的铜互连工艺中，随着器件尺寸的缩小，用于互连的铜的体积也在缩小，而铜体积减小以及尺寸效应会引起互连电阻增大，器件电学性能下降问题(即，RC延迟增大)。为降低由于铜体积减小以及尺寸效应会引起互连电阻增大，人们尝试各种方法，这其中最有希望的方法之一是降低铜和介电层之间的金属阻挡层(metalliner)的厚度，但是采用这种方法需要引入对铜和ULK(超低K)的氧化物具有高阶梯覆盖(stepcoverage)、高扩散阻力(diffusionresitance)的材料，而这种材料并不容易得到和/或制备。因此，有必要提出一种新的制作方法，以解决上述问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了克服目前存在的问题，本专利技术一方面提供一种铜互连结构的制作方法，该方法包括：提供半导体衬底，在所述半导体衬底上形成具有沟槽的层间介电层；在所述沟槽侧壁上形成介电阻挡层；在所述介电阻挡层上形成导电阻挡层；在所述沟槽的剩余部分填充金属铜，以形成所述铜互连结构。进一步地，该方法还包括：在所述沟槽底部形成导电层，以与下层金属层互连。进一步地，通过原子层沉积形成期望厚度的介电阻挡层。进一步地，所述介电阻挡层通过下述步骤形成：在所述沟槽侧壁上形成三硅基氮吸附层；用氮气或氨气处理所述三硅基氮吸附层，以在所述沟槽侧壁上形成氮化硅层；重复上述步骤，在所述沟槽侧壁上形成期望厚度的氮化硅层，以用作所述介电阻挡层。进一步地，所述导电层通过下述步骤形成：在所述沟槽底部上吸附三硅基氮吸附层；用氮气或氨气处理所述三硅基氮吸附层，以在所述沟槽底部上形成CuSiN层；重复上述步骤，在所述沟槽底部上形成期望厚度的CuSiN层，以用作所述导电层。本专利技术提出的铜互连结构的制作方法，由于采用介电阻挡层和导电阻挡层两层阻挡层，这样在保证一定阻挡能力，防止铜扩散到介电层中的前提下，又可以适当减小导电阻挡层的厚度，从而使用于互连的铜层的厚度相对增加，进而降低互连电阻，提高器件的电学性能。本专利技术另一方面提供一种用于半导体器件的铜互连结构，包括：半导体衬底，在所述半导体衬底上形成的具有沟槽的层间介电层，在所述沟槽侧壁上依次形成的介电阻挡层和导电阻挡层，以及填充所述沟槽剩余部分的铜层。进一步地，该铜互连结构还包括位于所述沟槽底部的导电层，用于与下层金属层互连。进一步地，所述介电阻挡层为氮化物。进一步地，所述导电层为CuSiN。本专利技术提出的铜互连结构，由于采用介电阻挡层和导电阻挡层两层阻挡层，这样在保证一定阻挡能力，防止铜扩散到介电层中的前提下，又可以适当减小导电阻挡层的厚度，从而使用于互连的铜层的厚度相对增加，进而降低互连电阻，提高器件的电学性能。本专利技术再一方面提供一种电子装置，其包括本专利技术提供的上述半导体器件。本专利技术提出的电子装置，由于具有上述铜互连结构，因而具有类似的优点。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中：图1示出了根据本专利技术一实施方式铜互连结构的制作方法的步骤流程图；图2A～图2F示出了根据本专利技术一实施方式铜互连结构的制作方法依次实施各步骤所获得器件的剖面示意图；图3示出了根据本专利技术一实施方式的用于半导体器件的铜互连结构的示意图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。在此使用的术语的目的仅在于描述具体实施例并且不作为本专利技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。本专利技术提出一种铜互连结构的制作方法，用于形成铜互连结构，该方法包括：提供半导体衬底，在所述半导体衬底上形成具有沟槽的层间介电层；在所述沟槽侧壁上形成介电阻挡层；在所述介质阻挡层上形成导电阻挡层；在所述沟槽的剩余部分填充金属铜，以形成所述铜互连结构。本专利技术提出的铜互连结构的制作方法，由于采用介电阻挡层和导电阻挡层两层阻挡层，这样在保证一定阻挡能力，防止铜扩散到介电层中的前提下，又可以适当减小导电阻挡层的厚度，从而使用于互连的铜层的厚度相对增加，进而降低互连电阻，提高器件的电学性能。为了彻底理解本专利技术，将在下列的描述中提出详细的结构及步骤，以便阐释本专利技术提出的技术方案。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他本文档来自技高网...

【技术保护点】
一种铜互连结构的制作方法，其特征在于，包括：提供半导体衬底，在所述半导体衬底上形成具有沟槽的层间介电层；在所述沟槽侧壁上形成介电阻挡层；在所述介电阻挡层上形成导电阻挡层；在所述沟槽的剩余部分填充金属铜，以形成所述铜互连结构。

【技术特征摘要】
1.一种铜互连结构的制作方法，其特征在于，包括：提供半导体衬底，在所述半导体衬底上形成具有沟槽的层间介电层；在所述沟槽侧壁上形成介电阻挡层；在所述介电阻挡层上形成导电阻挡层；在所述沟槽的剩余部分填充金属铜，以形成所述铜互连结构。2.根据权利要求1所述的制作方法，其特征在于，还包括：在所述沟槽底部形成导电层，以与下层金属层互连。3.根据权利要求1或2所述的制作方法，其特征在于，通过原子层沉积方法形成期望厚度的介电阻挡层。4.根据权利要求3所述的制作方法，其特征在于，所述介电阻挡层通过下述步骤形成：在所述沟槽侧壁上形成三硅基氮吸附层；用氮气或氨气处理所述三硅基氮吸附层，以在所述沟槽侧壁上形成氮化硅层；重复上述步骤，在所述沟槽侧壁上形成期望厚度的氮化硅层，以用作所述介电阻挡层。5.根据权利要求2所述的制作方法，其特征在于，...

【专利技术属性】
技术研发人员：邓浩，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31