【技术实现步骤摘要】
本专利技术涉及集成电路(IC)中的多级布线连接半导体设备,更具体地,涉及包括贯通基板通孔(through-substratevia)的堆叠式集成电路。
技术介绍
贯通基板通孔(TSV)实施在各种多叠层分层式三维(3D)集成电路中,并且提供了穿过一个或多个集成电路层的垂直连接。每层均由具有图案化其中的电路元件的基板、前端线路(FEOL)处理、以及在基板表面上构造的互连布线、提供电路元件之间的连接的后端线路(BEOL)处理组成。参考图1A,示出了与TSV邻近的常规多级布线结构100的俯视图。BEOL处理在由诸如体硅基板103的体基板支撑的一个或多个介电层107中形成多个常规图案化的金属层102和104以及互连过孔106。图1B中示出了常规的多级布线结构100的截面图。第一金属层级102位于第二金属层级104的下方。中间级过孔106连接一个或多个第二金属层级线104与第一金属层级线102。在图案化金属层102至104与过孔106之后,电路布线排除区域(circuitwiringkeepoutzone,KOZ)内的一个或多个介电层107的一部分被垂直贯穿蚀刻,然后,随后填充有金属材料,以形成延伸穿过多级布线结构100的金属TSV108。然而,因为在BEOL处理中形成(即,堆叠)介电层,所以在TSV插入之后,金属层102至104以及过孔106的图案被扭曲。例如,与保留用于TSV108的区域邻近的介电层的内侧 ...
【技术保护点】
一种包括形成在基板上的多个堆叠式介电层级的三维集成电路布线,所述三维集成电路布线包括:多个金属层级,所述多个金属层级在相应的介电层中被图案化,每个介电层均限定所述三维集成电路布线的介电层级;多个电路过孔,所述多个电路过孔被图案化为将相应介电层级中的至少一个第一金属层级连接至不同的相应介电层级中的至少一个第二金属层级;电路布线排除区域,所述电路布线排除区域与贯通基板通孔相关联;以及多个非连续的虚拟墙元件,所述多个非连续的虚拟墙元件在所述三维集成电路布线中限定的电路布线排除区域内的对应介电层级中被图案化。
【技术特征摘要】
2014.11.21 US 14/549,8461.一种包括形成在基板上的多个堆叠式介电层级的三维集成电路布
线,所述三维集成电路布线包括:
多个金属层级,所述多个金属层级在相应的介电层中被图案化,
每个介电层均限定所述三维集成电路布线的介电层级;
多个电路过孔,所述多个电路过孔被图案化为将相应介电层级
中的至少一个第一金属层级连接至不同的相应介电层级中的至少一
个第二金属层级;
电路布线排除区域,所述电路布线排除区域与贯通基板通孔相
关联;以及
多个非连续的虚拟墙元件,所述多个非连续的虚拟墙元件在所
述三维集成电路布线中限定的电路布线排除区域内的对应介电层级
中被图案化。
2.根据权利要求1所述的三维集成电路布线,进一步包括形成在所述
电路布线排除区域中的至少一个贯通基板通孔,所述至少一个贯通
基板通孔垂直延伸穿过所述基板和多个介电层级。
3.根据权利要求2所述的三维集成电路布线,其中,所述至少一个贯
通基板通孔以第一垂直距离垂直延伸穿过所述三维集成电路布线,
并且其中,所述非连续的虚拟墙元件以第二垂直距离垂直延伸穿过
所述三维集成电路布线,并且其中,所述第二垂直距离比所述第一
垂直距离小至少一个介电层级。
4.根据权利要求3所述的三维集成电路布线,进一步包括将第一金属
层级电连接至所述第二金属层级的至少一个过孔元件。
5.根据权利要求4所述的三维集成电路布线,其中,每个非连续的虚
拟墙元件均包括彼此分离的多个独立墙单元。
6.根据权利要求5所述的三维集成电路布线,其中,所述独立墙单元
沿着第一方向彼此对齐。
7.根据权利要求4所述的三维集成电路布线,其中,每个非连续的虚
拟墙元件均包括沿着所述第一方向和与所述第一方向相对的第二方
向分离的多个独立墙段。
8.根据权利要求7所述的三维集成电路布线,其中,所述独立墙段沿
着所述第一方向并且沿着所述第二方向彼此对齐。
9.根据权利要求4所述的三维集成电路布线...
【专利技术属性】
技术研发人员:陈奋,穆克塔·G·法鲁克,约翰·M·萨夫兰,
申请(专利权)人:格罗方德半导体US二有限责任公司,
类型:发明
国别省市:美国;US
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