包围集成电路布线附近的贯通基板通孔的非连续虚拟结构制造技术

技术编号:14814054 阅读:116 留言:0更新日期:2017-03-15 04:25
本发明专利技术涉及包围集成电路布线附近的贯通基板通孔的非连续虚拟结构。一种包括形成在基板上的多个堆叠式介电层级的三维(3D)集成电路布线,包括图案化在电路布线排除区域(KOZ)周围的对应介电层级中的多个非连续的虚拟墙。该非连续的虚拟墙形成在电路布线KOZ中并且具有沿着限定长度的第一方向延伸的外侧和相对的内侧。电路布线段位于第一金属层级处并且第二电路布线段位于与第一金属层级不同的第二金属层级处。第一金属层级和第二金属层级位于至少一个非连续的虚拟墙的相邻内侧。

【技术实现步骤摘要】

本专利技术涉及集成电路(IC)中的多级布线连接半导体设备,更具体地,涉及包括贯通基板通孔(through-substratevia)的堆叠式集成电路。
技术介绍
贯通基板通孔(TSV)实施在各种多叠层分层式三维(3D)集成电路中,并且提供了穿过一个或多个集成电路层的垂直连接。每层均由具有图案化其中的电路元件的基板、前端线路(FEOL)处理、以及在基板表面上构造的互连布线、提供电路元件之间的连接的后端线路(BEOL)处理组成。参考图1A,示出了与TSV邻近的常规多级布线结构100的俯视图。BEOL处理在由诸如体硅基板103的体基板支撑的一个或多个介电层107中形成多个常规图案化的金属层102和104以及互连过孔106。图1B中示出了常规的多级布线结构100的截面图。第一金属层级102位于第二金属层级104的下方。中间级过孔106连接一个或多个第二金属层级线104与第一金属层级线102。在图案化金属层102至104与过孔106之后,电路布线排除区域(circuitwiringkeepoutzone,KOZ)内的一个或多个介电层107的一部分被垂直贯穿蚀刻,然后,随后填充有金属材料,以形成延伸穿过多级布线结构100的金属TSV108。然而,因为在BEOL处理中形成(即,堆叠)介电层,所以在TSV插入之后,金属层102至104以及过孔106的图案被扭曲。例如,与保留用于TSV108的区域邻近的介电层的内侧可实现金属图案扭曲效果。因此,扭曲的金属图案可危及3D集成线路布线100的可靠性和性能。
技术实现思路
根据本专利技术的至少一种实施方式,一种包括形成在基板上的多个堆叠式介电层级的3D集成电路包括图案化在电路布线排除区域(KOZ)周围的对应介电层级中的多个非连续的虚拟墙(non-contiguousdummywall)。非连续的虚拟墙形成在电路布线KOZ中并且具有沿着限定长度的第一方向延伸的外侧和相对的内侧。电路布线段位于第一金属层级处并且第二电路布线段位于与第一金属层级不同的第二金属层级处。第一金属层级和第二金属层级位于至少一个非连续的虚拟墙的相邻内侧。根据另一实施方式,一种形成3D集成电路布线的方法包括:将多个介电层级堆叠在基板上,以限定3D集成电路布线的厚度。该方法进一步包括:执行后端线路(BEOL)处理,以在介电层级的至少一个中图案化金属层级和过孔。该方法进一步包括:在相应的金属层级处图案化多个非连续的虚拟墙元件。该方法进一步包括:在相关联的电路布线排除区域(KOZ)中形成贯通基板通孔(TSV)。通过本专利技术的技术实现了附加特征。此处详细描述了其他实施方式并且将其他实施方式视为要求保护专利技术的一部分。为了通过特征更好地理解本专利技术,参考描述和附图。附图说明具体指出了被视为本专利技术的主题并且在本说明书结尾的权利要求中明确要求保护本主题。从结合所附附图进行的下列细节描述中,上述特征显而易见:图1A是示出了根据BEOL处理以穿过3D集成电路层并且在多个金属层级和过孔附近形成TSV的常规3D集成电路布线的俯视图。图1B是图1A中示出的常规3D集成电路布线的截面图;图2A是示出了根据本公开的非限制性实施方式的遵循形成使得金属层和过孔元件与排除区域(KOZ)隔离的多个非连续的虚拟墙元件的图案化处理的3D集成电路布线的俯视图;图2B是示出了根据本公开的非限制性实施方式的遵循形成使得金属层和过孔元件与排除区域(KOZ)隔离距离(d)的多个非连续的虚拟墙元件的图案化处理的3D集成电路布线的俯视图;图3是根据非限制性实施方式的沿着图2A中的线A-A截取的3D集成电路布线中包括的有源金属层和过孔的截面图;图4是根据非限制性实施方式的沿着图2A中的线B-B截取的3D集成电路布线中包括的非连续虚拟墙元件的一部分的截面图;图5是示出了根据本公开的非限制性实施方式的在由非连续虚拟墙元件限定的KOZ中形成TSV之后的图2中所示的3D集成电路布线的俯视图;图6是示出了根据本公开的另一非限制性实施方式的遵循形成使得金属层和过孔元件与排除区域(KOZ)隔离的多个非连续虚拟墙元件的图案化处理的3D集成电路布线的俯视图;图7是示出了根据本公开的又一非限制性实施方式的遵循形成使得金属层和过孔元件与排除区域(KOZ)隔离的多个非连续虚拟墙元件的图案化处理的3D集成电路布线的俯视图;以及图8是示出了根据本公开的非限制性实施方式的形成3D集成电路布线的方法的流程图。具体实施方式本公开的各种实施方式提供3D集成电路布线,3D集成电路布线包括在BEOL制备处理中保持有源金属层和/或过孔元件的图案化的一个或多个非连续的虚拟墙元件。该非连续的虚拟墙元件在每层中与有源金属层和/或过孔元件同时图案化。因此,可在3D集成电路布线的每层中形成非连续的虚拟墙元件。根据已知的BEOL处理,非连续的虚拟墙元件自身也由金属构成并且使得有源金属层与排除区域(KOZ)隔离。KOZ限定其中蚀刻一个或多个介电层从而形成垂直延伸贯穿的过孔的区域。然后,随后用诸如金属材料的导电材料填充过孔,以形成贯通基板过孔(TSV)。与使用连续的虚拟结构以保护有源金属区域免于在完全形成有源金属层之后可能引入的湿气和碎屑的常规3D集成电路布线不同,本专利技术的非连续的虚拟墙元件在BEOL制备处理中的通过层保护了有源金属层和过孔层的图案,而不会将任何额外的机械应力引入至附近过孔。通过这种方式,防止了有源金属层和互连的扭曲影响,尤其防止了在由非连续虚拟墙元件支撑的有源金属层的侧部处的扭曲影响。现参考图2A和图2B,根据本公开的非限制性实施方式示出了3D集成电路布线200的俯视图。示出了3D集成电路布线200遵循形成多个有源金属层204至206、过孔208以及一个或多个非连续虚拟墙元件210的图案化处理。应当认识到,可以使用已知的BEOL处理来形成一个或多个介电层202,该一个或多个介电层202形成在诸如体硅基板(未示出)的体基板上。每个介电层202均限定了3D集成电路布线200的介电层级。有源金属层限定了3D集成电路布线200的金属层级(metallevel)。金属层级包括第一有源金属层204和设置在与第一金属层204不同的层上的第二有源金属层206。金属层204至206中的每个均可被配置为一个或多个集成电路布线段(integratedcircuitwiresegment)。根据实施方式本文档来自技高网
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【技术保护点】
一种包括形成在基板上的多个堆叠式介电层级的三维集成电路布线,所述三维集成电路布线包括:多个金属层级,所述多个金属层级在相应的介电层中被图案化,每个介电层均限定所述三维集成电路布线的介电层级;多个电路过孔,所述多个电路过孔被图案化为将相应介电层级中的至少一个第一金属层级连接至不同的相应介电层级中的至少一个第二金属层级;电路布线排除区域,所述电路布线排除区域与贯通基板通孔相关联;以及多个非连续的虚拟墙元件,所述多个非连续的虚拟墙元件在所述三维集成电路布线中限定的电路布线排除区域内的对应介电层级中被图案化。

【技术特征摘要】
2014.11.21 US 14/549,8461.一种包括形成在基板上的多个堆叠式介电层级的三维集成电路布
线,所述三维集成电路布线包括:
多个金属层级,所述多个金属层级在相应的介电层中被图案化,
每个介电层均限定所述三维集成电路布线的介电层级;
多个电路过孔,所述多个电路过孔被图案化为将相应介电层级
中的至少一个第一金属层级连接至不同的相应介电层级中的至少一
个第二金属层级;
电路布线排除区域,所述电路布线排除区域与贯通基板通孔相
关联;以及
多个非连续的虚拟墙元件,所述多个非连续的虚拟墙元件在所
述三维集成电路布线中限定的电路布线排除区域内的对应介电层级
中被图案化。
2.根据权利要求1所述的三维集成电路布线,进一步包括形成在所述
电路布线排除区域中的至少一个贯通基板通孔,所述至少一个贯通
基板通孔垂直延伸穿过所述基板和多个介电层级。
3.根据权利要求2所述的三维集成电路布线,其中,所述至少一个贯
通基板通孔以第一垂直距离垂直延伸穿过所述三维集成电路布线,
并且其中,所述非连续的虚拟墙元件以第二垂直距离垂直延伸穿过
所述三维集成电路布线,并且其中,所述第二垂直距离比所述第一
垂直距离小至少一个介电层级。
4.根据权利要求3所述的三维集成电路布线,进一步包括将第一金属
层级电连接至所述第二金属层级的至少一个过孔元件。
5.根据权利要求4所述的三维集成电路布线,其中,每个非连续的虚
拟墙元件均包括彼此分离的多个独立墙单元。
6.根据权利要求5所述的三维集成电路布线,其中,所述独立墙单元
沿着第一方向彼此对齐。
7.根据权利要求4所述的三维集成电路布线,其中,每个非连续的虚
拟墙元件均包括沿着所述第一方向和与所述第一方向相对的第二方
向分离的多个独立墙段。
8.根据权利要求7所述的三维集成电路布线,其中,所述独立墙段沿
着所述第一方向并且沿着所述第二方向彼此对齐。
9.根据权利要求4所述的三维集成电路布线...

【专利技术属性】
技术研发人员:陈奋穆克塔·G·法鲁克约翰·M·萨夫兰
申请(专利权)人:格罗方德半导体US二有限责任公司
类型:发明
国别省市:美国;US

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