用于形成与量子阱晶体管的接触的技术制造技术

公开了用于向在半导体异质结构中形成的器件提供低电阻自对准接触的技术。例如，可以采用所述技术形成与在III‑V族和SiGe/Ge材料系中制造的量子阱晶体管的栅极、源极区和漏极区的接触。与在源极/漏极接触和栅极之间导致了相对较大的空间的常规接触工艺流程不同，由文中描述的技术提供的作为产物的源极和漏极接触是自对准的，因为每一接触均与栅极电极对准，并通过间隔体材料与之隔离。

【技术实现步骤摘要】
本申请是申请日为2010年12月2日、专利技术名称为“用于形成与量子阱晶体管的接触的技术”的专利申请201080058274.6的分案申请。
技术介绍
在通常采用III-V族或者硅-锗/锗(SiGe/Ge)材料系的外延生长半导体异质结构中形成的量子阱晶体管由于具有低有效质量因而在晶体管沟道中提供了格外高的载流子迁移率，此外由于δ掺杂的原因还提供了降低的杂质散射。此外，这些器件还提供了格外高的驱动电流性能。尽管这样的器件能够显示出高沟道迁移率，但是形成与沟道的具有低接入电阻的源极/漏极接触也是相当困难的，尤其是在SiGe/Ge和III-V族材料系当中。附图说明图1示出了根据本专利技术的一个实施例的能够为其形成低电阻自对准接触的示范性量子阱生长结构。图2示出了根据本专利技术的一个实施例的图1的量子阱生长结构上的硬掩模的沉积和构图。图3示出了根据本专利技术的一个实施例的图2的量子阱生长结构中的隔离台面的形成。图4示出了根据本专利技术的一个实施例的图3的量子阱生长结构的台面上的源极/漏极金属的沉积。图5示出了根据本专利技术的一个实施例的图4的量子阱生长结构的源极/漏极金属上的硬掩模的沉积和构图。图6示出了根据本专利技术的一个实施例的图5所示的量子阱生长结构中的栅极沟槽的形成。图7示出了根据本专利技术的一个实施例的图6所示的量子阱生长结构的栅极沟槽中的间隔体的形成。图8示出了根据本专利技术的一个实施例的图7所示的量子阱生长结构的栅极沟槽中的栅极金属的沉积。图9示出了根据本专利技术的一个实施例的用于形成量子阱结构的低电阻自对准接触的方法。具体实施方式公开了用于向在半导体异质结构中形成的器件提供低电阻自对准接触的技术。例如，可以采用所述技术形成与在III-V族和SiGe/Ge材料系中制造的量子阱晶体管的源极区和漏极区的接触。与在接触和栅极之间导致了相对较大的开放空间的常规接触工艺流程不同，由文中描述的技术提供的作为产物的源极和漏极接触是自对准的，因为每一接触均与栅极电极对准。一般概述如前所述，形成与量子阱晶体管器件的沟道的具有低接入电阻的源极/漏极接触是相当困难的，涉及大量的不可忽视的问题。简言之，半导体工业中采用的常规自对准接触方案在III-V族以及SiGe/Ge量子阱器件中效果很差。例如，植入的源极/漏极区形成了不良接触，从而导致了低载流子激活，并且再生长源极/漏极方案还受到低激活和结质量的影响。量子阱器件通常采用掺杂帽盖层，其有助于改善这一接触电阻。然而，采用这一帽盖层的常规接触流程不是自对准的。因而，极大降低了布局密度。此外，诸如p沟道金属氧化物半导体(PMOS)铟锑(InSb)器件或Ge量子阱器件的具有较低迁移率的器件在所述帽盖层中仍然具有足以引起源极/漏极电阻(有时将其称为外部电阻或Rext，其大体是指器件中所有小于沟道电阻的电阻值的和)显著劣化的电阻率。可以采用文中提供的技术为量子阱器件形成自对准接触，所述器件包括采用III-V族和SiGe/Ge材料系实现的器件。可以采用任何数量的常规或惯常工艺流程制造量子阱结构本身，并且可以根据需要构造量子阱结构本身，使之适应给定应用的具体情况。例如，所述量子阱结构可以是具有n+掺杂帽盖层的常规铟镓砷(InGaAs)N型量子阱结构。或者，所述量子阱结构可以是常规铟锑(InSb)p型量子阱结构。根据本公开，显然存在很多种其他适当的量子阱结构类型和构造，并非旨在使所要求保护的本专利技术受限于任何特定的一个或一组。因而，假定给出了预期的量子阱结构，那么可以根据本专利技术的实施例形成栅极和源极/漏极电极。因而，根据一个范例实施例，自对准接触的形成可以大体包括在形成栅极和源极/漏极电极之前生长下层量子阱结构(或其任何部分)。一个替代实施例假定预先形成了量子阱结构。在任何情况下，一旦提供了先于电极的形成的量子阱结构，那么所述方法的这一示范性实施例包括执行台面隔离，其中，所述结构的有源区域受到掩模保护，将未受掩模保护的材料蚀刻掉，由此有效地形成台面。之后，向台面周围的蚀刻区域内沉积诸如二氧化硅(SiO2)的电介质材料，以提供电绝缘。所述示范性方法还包括在有源晶体管器件之上沉积源极/漏极金属并对其构图，以形成扩散层。例如，所述源极/漏极金属可以是镍(Ni)或其他典型接触金属，但是在其它情况下，例如，在对接触扩散层中的空位的容许程度降低的情况下，所述源极/漏极金属可以是(例如)钛(Ti)或其他难熔金属。所述示范性方法还包括进行构图和蚀刻，以形成用于栅极电极的沟槽。一般而言，所述蚀刻可能涉及湿法和/或干法蚀刻，而且可以是具有目标性的，从而在量子阱界面附近停止。之后，沿一个或多个栅极沟槽壁(在文中将其统称为栅极沟槽侧面，不管其是包括多边形沟槽中的若干不同侧面，还是包括圆形构成中的一个连续侧面)沉积诸如氧化物或氮化物的间隔体材料，并将其蚀刻成预期形成和厚度。在一个范例实施例中，还可以向栅极沟槽的栅极沟槽基底沉积任选的高k栅极电介质，从而提供进一步的隔离。一旦形成了间隔体和任选的高k电介质，就可以沉积诸如镍、铝(Al)、钛或钛镍(TiN)的栅极电极金属了。根据本专利技术的一个实施例，所产生的形成产物包括与晶体管栅极电极自对准的低电阻源极和漏极接触，其中，源极/漏极接触与栅极电极之间的唯一间隔被栅极沟槽侧面上间隔体材料占据。注意，所述方法可以包括其他处理，例如，平面化、清洁以及其他出于简化的目的没有提及的典型功能。根据本公开显然存在很多种工艺变化，这些变化利用毯式金属化和栅极沟槽间隔体有助于低电阻漏极和源极接触的自对准。还要认识到，所述方法显著改善了外部寄生电阻和布局密度以及工艺成品率。量子阱结构图1示出了根据本专利技术的一个实施例的能够为其形成低电阻自对准接触的示范性量子阱生长结构。例如，所述量子阱生长结构可以是(例如)具有n+掺杂帽盖层的常规InGaAsn型量子阱结构。然而，如前所述，注意根据本公开显然可以采用任何数量的量子阱生长结构，例如，任何数量的n沟道金属氧化物半导体(NMOS)器件或PMOS器件实现根据本专利技术的实施例形成的低电阻自对准接触。并非旨在使所要求保护的本专利技术限于任何具体的量子阱生长构造。从图1的截面图可以看出，所述量子阱生长结构包括衬底，在衬底上形成成核层、缓冲层和梯度缓冲层。所述结构还包括底部势垒层，在所述底部势垒层上形成量子阱层，在所本文档来自技高网...

【技术保护点】
一种集成电路器件，包括：衬底；位于所述衬底上方的缓冲层；位于所述缓冲层上方的量子阱沟道层，所述量子阱沟道层包括In、Ga和As；位于所述量子阱沟道层上方的半导体接触层，所述半导体接触层包括In和As；直接位于所述半导体接触层上的金属层；栅极沟槽，其穿过所述金属层并且穿过所述半导体接触层，直接在所述栅极沟槽的相应侧面处界定源极金属接触和漏极金属接触以及半导体源极区和半导体漏极区，所述栅极沟槽具有底部和壁；电介质间隔体材料，其位于所述栅极沟槽的所述壁上并且延伸至所述栅极沟槽的所述底部，其中所述电介质间隔体材料是氮化物；位于所述栅极沟槽的所述底部上的栅极电介质层，其中所述栅极电介质层是包括氧化铝的高k电介质层，并且其中所述栅极电介质层位于所述栅极沟槽的所述底部处的所述电介质间隔体材料之间，并且在横向上与所述栅极沟槽的所述底部处的所述电介质间隔体材料相邻；以及位于所述栅极沟槽中的所述栅极电介质层上用于栅极电极的栅极材料，所述栅极材料包括金属。

【技术特征摘要】
2009.12.23 US 12/646,6211.一种集成电路器件，包括：
衬底；
位于所述衬底上方的缓冲层；
位于所述缓冲层上方的量子阱沟道层，所述量子阱沟道层包括In、Ga
和As；
位于所述量子阱沟道层上方的半导体接触层，所述半导体接触层包括
In和As；
直接位于所述半导体接触层上的金属层；
栅极沟槽，其穿过所述金属层并且穿过所述半导体接触层，直接在所
述栅极沟槽的相应侧面处界定源极金属接触和漏极金属接触以及半导体源
极区和半导体漏极区，所述栅极沟槽具有底部和壁；
电介质间隔体材料，其位于所述栅极沟槽的所述壁上并且延伸至所述
栅极沟槽的所述底部，其中所述电介质间隔体材料是氮化物；
位于所述栅极沟槽的所述底部上的栅极电介质层，其中所述栅极电介
质层是包括氧化铝的高k电介质层，并且其中所述栅极电介质层位于所述
栅极沟槽的所述底部处的所述电介质间隔体材料之间，并且在横向上与所
述栅极沟槽的所述底部处的所述电介质间隔体材料相邻；以及
位于所述栅极沟槽中的所述栅极电介质层上用于栅极电极的栅极材
料，所述栅极材料包括金属。
2.根据权利要求1所述的集成电路器件，其中所述电介质间隔体材料
位于所述栅极材料与所述源极金属接触和漏极金属接触之间。
3.一种半导体器件，包括：
设置在衬底上方的量子阱结构，所述量子阱结构具有位于量子阱层上
方的上部势垒层；
沟槽，其穿过被设置在所述量子阱结构中的所述上部势垒层并且位于
所述量子阱层的上方，所述沟槽具有侧壁和底部；
源极/漏极金属区，其被设置在所述量子阱结构上并且位于所述沟槽的
两侧上；
栅极电极，其被设置在所述沟槽中；以及
电介质材料，其位于所述沟槽的所述侧壁上并且延伸至所述沟槽的所
述底部，其中所述电介质材料位于所述栅极电极与所述源极/漏极金属区之
间。
4.根据权利要求3所述的半导体器件，其中所述量子阱结构包括：底
部势垒层、设置在所述底部势垒层上方的所述量子阱层、位于所述量子阱
层上方的半导体间隔体层、位于所述量子阱层上方的掺杂层、位于所述量
子阱层上方的上部势垒层、以及位于所述上部势垒层上方的接触层，其中
所述源极/漏极金属区设置在所述接触层上。
5.根据权利要求4所述的半导体器件，其中所述沟槽的所述底部位于
所述掺杂层中。
6.根据权利要求4所述的半导体器件，其中所述沟槽的所述底部位于
所述半导体间隔体层中。
7.根据权利要求3所述的半导体器件，其中所述电介质材料位于所述
源极/漏极金属区与所述栅极电极之间。
8.根据权利要求3所述的半导体器件，其中栅极电介质层位于所述沟
槽的所述底部上，并且位于所述栅极电极与所述量子阱结构之间。
9.根据权利要求4所述的半导体器件，还包括蚀刻停止层。
10.根据权利要求9所述的半导体器件，其中所述蚀刻停止层是InP。
11.一种半导体器件，包括：
设置在衬底上方的量子阱结构，所述量子阱结构具有位于量子阱层上
方的上部势垒层；
沟槽，其穿过被设置在所述量子阱结构中的所述上部势垒层并且位于
所述量子阱层的上方，所述沟槽具有侧壁和底部；
源极/漏极金属区，其被设置在所述量子阱结构上并且位于所述沟槽的
两侧上；
栅极电极，其被设置在所述沟槽中；
栅极电介质层，其位于所述沟槽的所述底部上并且位于所述栅极电极
与所述量子阱结构之间；以及
电介质材料，其位于所述沟槽的所述侧壁上并且延伸至所述沟槽的所
述底部，其中所述电介质材料位于所述栅极电极与所述源极/漏极金属区之
间，并且位...

【专利技术属性】
技术研发人员：R·皮拉里塞，J·T·卡瓦列罗斯，B·舒金，W·拉赫马迪，M·K·胡代特，N·慕克吉，M·拉多萨夫列维奇，R·S·周，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US