半导体装置和半导体封装件制造方法及图纸

公开了一种半导体装置和一种半导体封装件。所述半导体装置包括：基底；去耦电容器，设置在基底上；第一连接焊盘，与去耦电容器竖直地叠置；钝化层，暴露第一连接焊盘的一部分；以及第一焊料凸块，设置在第一连接焊盘上并覆盖钝化层的顶表面的一部分。

【技术实现步骤摘要】
半导体装置和半导体封装件本专利申请要求于2015年12月3日提交到韩国知识产权局的第10-2015-0171647号韩国专利申请的优先权，该专利申请的公开内容通过引用全部包含于此。
实施例涉及一种半导体装置，更具体地，涉及一种包括与集成电路竖直地叠置的焊料凸块的半导体装置。
技术介绍
由于半导体装置的集成度增加，所以正需要高容量且高速的半导体装置。半导体装置的操作电路的数目可以与半导体装置的集成度成比例地增加。在这种情况下，在半导体装置的读操作和写操作期间，在电源电压和接地电压中会出现起伏噪声。要解决这个问题，半导体装置可以包括用于过滤在诸如电源电压和接地电压的工作电压中存在的噪声的电源去耦电容器。
技术实现思路
实施例包括半导体装置，所述半导体装置包括：基底；去耦电容器，设置在基底上；第一连接焊盘，与去耦电容器竖直地叠置；钝化层，暴露第一连接焊盘的一部分；以及第一焊料凸块，设置在第一连接焊盘上并覆盖钝化层的顶表面的一部分。实施例包括半导体装置，所述半导体装置包括：基底；去耦电容器，设置在基底上；第一焊料凸块，与去耦电容器竖直地叠置；以及第二焊料凸块，从去耦电容器偏移，其中，第一焊料凸块的宽度大于第二焊料凸块的宽度。实施例包括半导体封装件，所述半导体封装件包括：封装基底；半导体芯片，包括去耦电容器和钝化层；多个焊料凸块，将半导体芯片电连接到封装基底，其中：焊料凸块中的第一焊料凸块与去耦电容器竖直地对齐并延伸到钝化层上方；焊料凸块中的第二焊料凸块与钝化层分隔开。附图说明基于附图和随附的具体实施方式，实施例将变得更加明显。图1是示出根据一些实施例的半导体装置的平面图。图2是沿图1的线A-A’和B-B’截取的剖视图。图3是沿图1的线A-A’和B-B’截取的剖视图。图4是示出根据一些实施例的半导体装置的平面图。图5是沿图4的线C-C’和D-D’截取的剖视图。图6是沿图4的线C-C’和E-E’截取的剖视图。图7是示出根据一些实施例的半导体封装件的剖视图。具体实施方式现在将参照其中示出具体实施例的附图在下文中更加充分地描述实施例。图1是示出根据一些实施例的半导体装置的平面图。参照图1，半导体装置1可以包括单元区CR和外围电路区PR。存储单元可以设置在单元区CR中。字线驱动器、感测放大器、行解码器、列解码器和控制电路可以设置在外围电路区PR中。在一些实施例中，单元区CR可以包括动态随机存取存储(DRAM)单元、静态随机存取存储(SRAM)单元、闪存单元、相变随机存取存储(PRAM)单元、电阻式随机存取存储(ReRAM)单元、铁电随机存取存储(FeRAM)单元或磁性随机存取存储(MRAM)单元。在某些实施例中，单元区CR可以包括嵌入在诸如专用集成电路(ASIC)、图形处理单元(GPU)或中央处理单元(CPU)的逻辑电路中的存储单元。焊料凸块110和130可以设置在外围电路区PR中。焊料凸块110和130可以包括第一焊料凸块110和第二焊料凸块130。第一焊料凸块110和第二焊料凸块130可以设置在外围电路区PR的中心区中。第一焊料凸块110和第二焊料凸块130可以在第一方向x上彼此分隔开。可以设置多个第一焊料凸块110，可以设置多个第二焊料凸块130。第一焊料凸块110和第二焊料凸块130可以沿与第一方向x垂直的第二方向y布置，以构成与第二方向y平行的多个列。然而，实施例不限于第一焊料凸块110和第二焊料凸块130的这种布置。图2是沿图1的线A-A’和B-B’截取的剖视图。参照图1和图2，半导体装置1可以包括基底10、层间绝缘层20a和20b、金属互连30a和30b、过孔40、去耦电容器DC、连接焊盘70a和70b、钝化层80以及焊料凸块110和130。将一起描述外围电路区PR和单元区CR，来详细描述半导体装置1。基底10可以包括由第一器件隔离层18限定的第一有源区ACT1和由第二器件隔离层19限定的第二有源区ACT2。第一器件隔离层18和第一有源区ACT1可以设置在外围电路区PR中，第二器件隔离层19和第二有源区ACT2可以设置在单元区CR中。源区/漏区(未示出)可以设置在第一有源区ACT1中和第二有源区ACT2中。基底10可以是体硅基底、绝缘体上硅(SOI)基底、锗基底、绝缘体上锗(GOI)基底、硅锗基底或具有通过执行选择性外延生长(SEG)工艺获得的外延薄层的基底等。至少一个第一晶体管TR1和至少一个第二晶体管TR2可以设置在基底10上。第一晶体管TR1可以设置在外围电路区PR中，第二晶体管TR2可以设置在单元区CR中。第一晶体管TR1可以是包括在设置在外围电路区PR中的控制电路中的开关元件，第二晶体管TR2可以是包括在设置在单元区CR中的存储单元中的开关元件。第一层间绝缘层20a和第二层间绝缘层20b可以设置在基底10上。第一层间绝缘层20a可以设置在外围电路区PR中。第一层间绝缘层20a可以包括在基底10上顺序堆叠的第一下部层间绝缘层21a和第一上部层间绝缘层22a。第二层间绝缘层20b可以设置在单元区CR中。第二层间绝缘层20b可以包括在基底10上顺序堆叠的第二下部层间绝缘层21b和第二上部层间绝缘层22b。第一层间绝缘层20a和第二层间绝缘层20b中的每个可以包括氧化硅层、氮化硅层或氮氧化硅层等。另外，第一下部层间绝缘层21a、第一上部层间绝缘层22a、第二下部层间绝缘层21b和第二上部层间绝缘层22b可以由相同或不同的材料形成。第一金属互连30a可以设置在第一上部层间绝缘层22a上，第二金属互连30b可以设置在第二上部层间绝缘层22b上。第一金属互连30a可以包括至少一个第一下部金属互连31和至少一个第一上部金属互连32。第一下部金属互连31和第一上部金属互连32可以被构造为将可以从外部系统提供的电源电压和/或数据传输到单元区CR。第一金属互连30a和第二金属互连30b可以包括金(Au)、铝(Al)、铬(Cr)、镍(Ni)、钨(W)、钛(Ti)、钽(Ta)、钨化钛(TiW)、铬化镍(NiCr)、氮化铝(AlNx)、氮化钛(TiNx)、氮化钛铝(TiAlxNy)、氮化钽(TaNx)、硅化钨(WSix)、硅化钛(TiSix)、硅化钴(CoSix)以及它们的任何合金等中的至少一种。过孔40可以被构造为使第一金属互连30a、去耦电容器DC以及连接焊盘70a和70b彼此电连接。过孔40可以包括将去耦电容器DC连接到第一下部金属互连31中的一个的第一过孔41、将第一下部金属互连31连接到第一上部金属互连32的第二过孔42以及将第一上部金属互连32中的一个连接到连接焊盘70a和70b中的每个的第三过孔43。第一过孔41、第二过孔42和第三过孔43可以电连接到第一金属互连30a以及连接焊盘70a和70b，因此从外部系统提供的电源电压和/或数据可以通过连接焊盘70a和70b、第一金属互连30a以及过孔41、42和43传输到单元区CR。第一过孔41、第二过孔42和第三过孔43可以包括诸如铝(Al)、铜(Cu)和/或钨(W)的导电金属。虽然过孔和金属互连的具体数目已经被用作示例，但是在其它实施例中，每个的数目可以不同。去耦电容器DC可以设置在外围电路区PR的第一下部层间绝缘层21a中。去耦电容器DC可以通过第一过本文档来自技高网...

【技术保护点】
一种半导体装置，所述半导体装置包括：基底；去耦电容器，设置在基底上；第一连接焊盘，与去耦电容器竖直地叠置；钝化层，暴露第一连接焊盘的一部分；以及第一焊料凸块，设置在第一连接焊盘上并覆盖钝化层的顶表面的一部分。

【技术特征摘要】
2015.12.03 KR 10-2015-01716471.一种半导体装置，所述半导体装置包括：基底；去耦电容器，设置在基底上；第一连接焊盘，与去耦电容器竖直地叠置；钝化层，暴露第一连接焊盘的一部分；以及第一焊料凸块，设置在第一连接焊盘上并覆盖钝化层的顶表面的一部分。2.根据权利要求1所述的半导体装置，所述半导体装置还包括：电路，形成在基底上；其中，第一焊料凸块和第一连接焊盘是电连接到电路的接地路径或电源路径的部分。3.根据权利要求1所述的半导体装置，其中：钝化层具有暴露第一连接焊盘的顶表面的一部分的第一开口；第一焊料凸块完全覆盖第一连接焊盘的顶表面的暴露部分。4.根据权利要求3所述的半导体装置，其中，第一焊料凸块填充第一开口并且从第一连接焊盘延伸到钝化层的顶表面上方。5.根据权利要求3所述的半导体装置，其中：第一开口具有沿一个方向的第一宽度；第一焊料凸块沿所述方向的宽度大于第一宽度。6.根据权利要求1所述的半导体装置，所述半导体装置还包括：第二连接焊盘，从去耦电容器横向偏移；以及第二焊料凸块，设置在第二连接焊盘上。7.根据权利要求6所述的半导体装置，其中，第一焊料凸块的宽度大于第二焊料凸块的宽度。8.根据权利要求7所述的半导体装置，其中，第二焊料凸块从形成在基底上的任何去耦电容器横向偏移。9.根据权利要求1所述的半导体装置，其中，第一连接焊盘电连接到去耦电容器。10.根据权利要求1所述的半导体装置，其中：第一焊料凸块包括支柱和焊料；支柱接触钝化层的顶表面。11.一种半导体装置，所述半导体装置包括：基底；去耦电容器，设置在基底上；第一焊料凸块，与去耦电容器竖...

【专利技术属性】
技术研发人员：李灿浩，郑显秀，朴明洵，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR