半导体器件制造技术

公开了一种半导体器件。更具体地，公开了一种具有SRAM的半导体器件，包括：单块的第一有源区域，第一晶体管和第五晶体管布置在该第一有源区域中；与第一有源区域分离的第二有源区域，第二晶体管布置在该第二有源区域中；单块的第三有源区域，第三晶体管和第六晶体管布置在该第三有源区域中；以及与第三有源区域分离的第四有源区域，第四晶体管布置在该第四有源区域中。每个驱动晶体管被划分为第一晶体管和第二晶体管(或者第三晶体管和第四晶体管)，并且这些驱动晶体管布置在不同的有源区域之上。

【技术实现步骤摘要】
半导体器件申请相关的交叉引用在此全文引用2011年7月26日提交的日本专利申请号2011-162953的包括说明书、附图和摘要的公开文本以做参考。
本专利技术涉及半导体器件，并且更具体地涉及对具有SRAM的半导体器件而言有用的技术。
技术介绍
SRAM(静态随机存取存储器)是一种使用触发器来存储数据的半导体存储器。具体地，在SRAM中，数据(1或者0)存储在由四个晶体管构成的两个交叉耦合的反相器中。此外，需要两个存取晶体管以读取和写入，因此在典型的SRAM中，存储器单元由六个晶体管构成。例如，日本未审查专利公开号2001-28401公开了一种具有由六个晶体管构成的静态RAM存储器单元的半导体存储器器件(图1)。此外，日本未审查专利公开号2002-237539公开了一种SRAM存储器单元(图32)，其中NMOS晶体管(N1和N4)形成在一个P阱区域(PW0)中，而NMOS晶体管(N2和N3)形成在另一P阱区域(PW1)中，而为了改善软错误抗扰性的目的在P阱区域之间具有N阱区域(NW)。日本未审查专利公开号Hei7(1995)-7089公开了一种SRAM存储器单元，其中两个被划分的驱动N本文档来自技高网...

【技术保护点】
一种半导体器件，包括：存储器单元，包括：(a1)第一导电类型的第一MIS晶体管，耦合在第一电压和第一节点之间；(a2)第二导电类型的第一MIS晶体管，耦合在所述第一节点和不同于所述第一电压的第二电压之间；(a3)第二导电类型的第二MIS晶体管，与所述第二导电类型的第一MIS晶体管并联地耦合在所述第一节点和所述第二电压之间；(a4)第一导电类型的第二MIS晶体管，耦合在所述第一电压和第二节点之间；(a5)第二导电类型的第三MIS晶体管，耦合在所述第二节点和所述第二电压之间；(a6)第二导电类型的第四MIS晶体管，与所述第二导电类型的第三MIS晶体管并联地耦合在所述第二节点和所述第二电压之间；(a...

【技术特征摘要】
2011.07.26 JP 2011-1629531.一种半导体器件，包括：存储器单元，包括：(a1)第一导电类型的第一MIS晶体管，耦合在第一电压和第一节点之间；(a2)第二导电类型的第一MIS晶体管，耦合在所述第一节点和不同于所述第一电压的第二电压之间；(a3)第二导电类型的第二MIS晶体管，与所述第二导电类型的第一MIS晶体管并联地耦合在所述第一节点和所述第二电压之间；(a4)第一导电类型的第二MIS晶体管，耦合在所述第一电压和第二节点之间；(a5)第二导电类型的第三MIS晶体管，耦合在所述第二节点和所述第二电压之间；(a6)第二导电类型的第四MIS晶体管，与所述第二导电类型的第三MIS晶体管并联地耦合在所述第二节点和所述第二电压之间；(a7)第二导电类型的第五MIS晶体管，耦合在所述第一节点和第一位线之间；以及(a8)第二导电类型的第六MIS晶体管，耦合在所述第二节点和第二位线之间，所述器件进一步包括：(b1)单块的第一有源区域，所述第二导电类型的第一MIS晶体管和所述第二导电类型的第五MIS晶体管布置在所述第一有源区域中；(b2)与所述第一有源区域分离的第二有源区域，所述第二导电类型的第二MIS晶体管布置在所述第二有源区域中；(b3)单块的第三有源区域，所述第二导电类型的第三MIS晶体管和所述第二导电类型的第六MIS晶体管布置在所述第三有源区域中；以及(b4)与所述第三有源区域分离的第四有源区域，所述第二导电类型的第四MIS晶体管布置在所述第三有源区域中，其中所述第一有源区域至所述第四有源区域沿第一方向并排设置并且相互分离；其中第一栅极布线在所述第一有源区域之上沿所述第一方向延伸；其中第二栅极布线在所述第一有源区域和所述第二有源区域之上沿所述第一方向延伸；其中第三栅极布线在所述第三有源区域之上沿所述第一方向延伸；以及其中第四栅极布线在所述第三有源区域和所述第四有源区域之上沿所述第一方向延伸，其中所述第一栅极布线耦合至沿与所述第一方向垂直的第二方向延伸的第一布线，其中所述第二导电类型的第一MIS晶体管的一端耦合至与所述第一布线在相同层中的第二布线，所述第二布线沿所述第二方向延伸并且耦合至所述第二电压，其中所述第二导电类型的第五MIS晶体管的一端耦合至与所述第一布线在相同层中的第三布线，所述第三布线沿所述第二方向延伸并且成为所述第一位线，其中所述第二布线位于所述第一布线与所述第三布线之间，以及其中所述第二布线和所述第三布线之间的距离大于所述第一布线和所述第二布线之间的距离。2.根据权利要求1所述的半导体器件，进一步包括：沿所述第一方向并排设置的第一区域、第二区域和第三区域，其中所述第一有源区域和所述第二有源区域布置在所述第一区域中；以及其中所述第三有源区域和所述第四有源区域布置在所述第三区域中。3.根据权利要求2所述的半导体器件，其中保持所述第一导电类型的第一MIS晶体管的第五有源区域以及保持所述第一导电类型的第二MIS晶体管的第六有源区域布置在所述第二区域中；其中所述第五有源区域和所述第六有源区域沿所述第一方向并排设置并且与所述第一有源区域至所述第四有源区域一起相互隔开；其中所述第二栅极布线也在所述第五有源区域之上延伸；以及其中所述第四栅极布线也在所述第六有源区域之上延伸。4.根据权利要求3所述的半导体器件，其中所述第二导电类型的第一MIS晶体管的栅极宽度等于所述第二导电类型的第五MIS晶体管的栅极宽度；以及其中所述第二导电类型的第三MIS晶体管的栅极宽度等于所述第二导电类型的第六MIS晶体管的栅极宽度。5.根据权利要求3所述的半导体器件，其中所述第二导电类型的第一MIS晶体管的栅极宽度等于所述第二导电类型的第二MIS晶体管的栅极宽度；以及其中所述第二导电类型的第三MIS晶体管的栅极宽度等于所述第二导电类型的第四MIS晶体管的栅极宽度。6.根据权利要求3所述的半导体器件，其中作为所述第二导电类型的第五MIS晶体管的栅极宽度与所述第二导电类型的第一MIS晶体管的栅极宽度和所述第一导电类型的第二MIS晶体管的栅极宽度的总和之间的比例处于1:1.1至1:3的范围内。7.根据权利要求1所述的半导体器件，进一步包括：第四布线，所述第四布线与所述第一布线位于相同的层中，沿所述第二方向延伸并且耦合至所述第二电压，其中所述第三布线位于所述第二布线和所述第四布线之间；以及其中所述第四布线和所述第三布线之间的距离大于所述第一布线和所述第二布线之间的距离。8.根据权利要求3所述的半导体器件，其中从所述第一区域和所述第二区...

【专利技术属性】
技术研发人员：森本薰夫，前田德章，岛崎靖久，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：