本发明专利技术揭示用于刷新半导体存储器装置的技术。在一个特定示范性实施例中，可将所述技术实现为一种用于刷新半导体存储器装置的方法，所述方法可包含将多个电压电位施加到存储器单元阵列中的存储器单元。将多个电压电位施加到所述存储器单元可包含经由所述阵列的相应源极线将第一电压电位施加到所述存储器单元的第一区。将多个电压电位施加到所述存储器单元还可包含经由所述阵列的相应局部位线及相应选择晶体管将第二电压电位施加到所述存储器单元的第二区。将多个电压电位施加到所述存储器单元可进一步包含将第三电压电位施加到所述阵列的相应字线，其中所述字线可与所述存储器单元的主体区间隔开且电容性地耦合到所述主体区，所述主体区可为电浮动的且安置于所述第一区与所述第二区之间。将多个电压电位施加到所述存储器单元可进一步包含经由所述阵列的相应载流子注入线将第四电压电位施加到所述存储器单元的第三区。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体来说涉及半导体存储器装置，且更特定来说涉及用于刷新半导体存储器装置的技术。
技术介绍
半导体行业已经历了已准许半导体存储器装置的密度及/或复杂性增加的技术 进步。此外，所述技术进步已允许各种类型的半导体存储器装置的功率消耗及封装大小减小。持续的趋势是采用及/或制作使用改进性能、减小泄漏电流且增强总体缩放的技术、材料及装置的高级半导体存储器装置。绝缘体上硅(SOI)衬底及块体衬底为可用来制作此些半导体存储器装置的材料的实例。举例来说，此些半导体存储器装置可包含部分耗尽(PD)型装置、完全耗尽(FD)型装置、多栅极装置(例如，双栅极、三栅极或环绕栅极)及鳍型FET>j-U ρ α装直。半导体存储器装置可包含具有存储器晶体管的存储器单元，所述存储器晶体管具有其中可存储电荷的电浮动主体区。当过剩多数电荷载流子存储于所述电浮动主体区中时，存储器单元可存储逻辑高(例如，二进制“I”数据状态)。当使电浮动主体区耗尽多数电荷载流子时，存储器单元可存储逻辑低(例如，二进制“O”数据状态)。此外，半导体存储器装置可制作于绝缘体上硅(SOI)衬底或块体衬底(例如，实现主体隔离)上。举例来说，可将半导体存储器装置制作为三维(3-D)装置(例如，多栅极装置、鳍型FET装置及垂直柱装置)。在一种常规技术中，可通过将偏置信号施加到存储器晶体管的源极/漏极区及栅极来读取半导体存储器装置的存储器单元。如此，常规读取技术可涉及响应于源极/漏极区及栅极偏置信号的施加来感测由存储器单元的电浮动主体区提供/在所述电浮动主体区中产生的电流的量以确定所述存储器单元的数据状态。举例来说，存储器单元可具有对应于两个或两个以上不同逻辑状态的两个或两个以上不同电流状态(例如，对应于两个不同逻辑状态的两个不同电流条件/状态二进制“O”数据状态及二进制“I”数据状态)。在另一常规技术中，可通过将偏置信号施加到存储器晶体管的源极/漏极区及栅极来向半导体存储器装置的存储器单元写入。如此，常规写入技术可导致存储器单元的电浮动主体区中的多数电荷载流子的增加/减少，多数电荷载流子的增加/减少又确定存储器单元的数据状态。多数电荷载流子的此过剩可由沟道碰撞电离、带间隧穿(栅极诱发的漏极泄漏“GIDL”)或直接注入而产生。可(例如)使用背栅脉冲经由漏极区空穴移除、源极区空穴移除或漏极与源极区空穴移除来移除多数电荷载流子。通常，常规读取及/或写入操作可导致相对大的功率消耗及相对大的电压电位摆幅，相对大的电压电位摆幅可能导致对半导体存储器装置中的未选存储器单元的干扰。此夕卜，在读取与写入操作期间在正与负栅极偏置之间的脉冲可减少存储器单元的电浮动主体区中的多数电荷载流子的净数量，此减少又可导致存储器单元的数据状态的不准确确定。此外，在将具有低于存储器晶体管的阈值电压电位的电压电位的偏置信号施加到存储器晶体管的栅极的情况下，可消除在栅极下方的少数电荷载流子的沟道。然而，少数电荷载流子中的一些载流子可保持“陷获”在界面缺陷中。所陷获的少数电荷载流子中的一些载流子可与可能由于所施加的偏置信号而被吸引到栅极的多数电荷载流子组合。因此，可减少电浮动主体区中的多数电荷载流子的净数量。此现象(其通常表征为电荷抽运)是成问题的，因为可减少存储器单元的电浮动主体区中的多数电荷载流子的净数量，此减少又可导致存储器单元的数据状态的不准确确定。鉴于前文，可理解可存在与用于操作半导体存储器装置的常规技术相关联的显着问题及缺点
技术实现思路
本专利技术揭示用于刷新半导体存储器装置的技术。在一个特定示范性实施例中，可将所述技术实现为一种用于刷新半导体存储器装置的方法，所述方法可包括将多个电压电位施加到存储器单元阵列中的存储器单元。将多个电压电位施加到所述存储器单元可包括经由所述阵列的相应源极线将第一电压电位施加到所述存储器单元的第一区。将多个电压电位施加到所述存储器单元还可包括经由所述阵列的相应局部位线及相应选择晶体管将第二电压电位施加到所述存储器单元的第二区。将多个电压电位施加到所述存储器单元可进一步包括将第三电压电位施加到所述阵列的相应字线，其中所述字线可与所述存储器单元的主体区间隔开且电容性地耦合到所述主体区，所述主体区可为电浮动的且安置于所述第一区与所述第二区之间。将多个电压电位施加到所述存储器单元可进一步包括经由所述阵列的相应载流子注入线将第四电压电位施加到所述存储器单元的第三区。根据此特定示范性实施例的其它方面，所述相应局部位线可耦合到多路复用器。根据此特定示范性实施例的另外方面，所述多路复用器可耦合到全局位线。根据此特定示范性实施例的额外方面，所述多路复用器可包括耦合到所述相应局部位线的至少一个屏蔽晶体管。根据此特定示范性实施例的又一方面，所述多路复用器可进一步包括耦合到所述相应局部位线的至少一个保持晶体管。根据此特定示范性实施例的其它方面，所述相应选择晶体管可耦合到所述至少一个屏蔽晶体管及所述至少一个保持晶体管。根据此特定示范性实施例的另外方面，将多个电压电位施加到所述存储器单元可进一步包括在所述半导体存储器装置的所述刷新期间经由所述相应源极线使施加到所述第一区的所述第一电压电位维持在恒定电平。根据此特定示范性实施例的额外方面，将多个电压电位施加到所述存储器单元可进一步包括将选择控制信号施加到所述相应选择晶体管以激活所述相应选择晶体管。根据此特定示范性实施例的又一方面，将多个电压电位施加到所述存储器单元可进一步包括经由所述经激活的相应选择晶体管从在保持操作期间施加到所述相应源极线的所述第二电压电位增加施加到所述相应源极线的所述第二电压电位。根据此特定示范性实施例的其它方面，将多个电压电位施加到所述存储器单元可进一步包括从在保持操作期间施加到所述相应载流子注入线的所述第四电压电位增加施加到所述相应载流子注入线的所述第四电压电位。根据此特定示范性实施例的另外方面，将多个电压电位施加到所述存储器单元可进一步包括将解耦控制信号施加到所述相应选择晶体管以去激活所述相应选择晶体管。根据此特定示范性实施例的额外方面，在所述相应选择晶体管被去激活之后，所述相应局部位线可为电浮动的。根据此特定示范性实施例的又一方面，将多个电压电位施加到所述存储器单元可进一步包括从在保持操作期间施加到所述相应字线的所述第三电压电位增加施加到所述相应字线的所述第三电压电位以便执行读取操作。根据此特定示范性实施例的其它方面，所述第三电压电位的所述增加可激活所述·存储器单元以减小施加到所述相应局部位线的所述第二电压电位。根据此特定示范性实施例的另外方面，将多个电压电位施加到所述存储器单元可进一步包括从在写入逻辑低操作期间施加到所述相应字线的所述第三电压电位减小施加到所述相应字线的所述第三电压电位以执行写入逻辑高操作。根据此特定示范性实施例的额外方面，在所述写入逻辑高操作期间施加到所述相应字线的所述第三电压电位可高于在保持操作期间施加到所述相应字线的所述第三电压电位。根据此特定示范性实施例的又一方面，将多个电压电位施加到所述存储器单元可进一步包括将耦合控制信号施加到所述相应选择晶体管以激活所述相应选择晶体管以便执行写入逻辑高操作的结束。根据此特定示范性实施例的其它方面，将多个电压电位施加到所述存储器单元可进一步本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：埃里克·卡曼，
申请(专利权)人：美光科技公司，
类型：
国别省市：
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