提高多端口、多沟道浮体存储器性能的操作方法技术

本发明专利技术属于存储器技术领域，提出了一种提高多端口、多沟道存储器器件存储性能的操作方法。本发明专利技术中提供了多端口，多沟道存储器单元，包括：数个存储单元；每个存储单元有n个晶体管，每个晶体管包括源区、漏区、栅、以及位于源区和漏区之间的体区，相邻晶体管间的源区和漏区相互连接或者共享，每个晶体管导通时，该晶体管的源和漏间形成导电沟道。本发明专利技术提供了一种90nm及以下节点多沟道嵌入式动态随机存储器的一种解决方案，可以明显改善器件的操作窗口、数据保持特性、正确率、可靠性等存储特性。

【技术实现步骤摘要】

本专利技术属于存储器
，提出了一种提高多端口、多沟道存储器器件存储性能的操作方法。
技术介绍
多端口，多沟道的嵌入式动态随机存储器包括数个存储单元，每个存储单元有η个晶体管(η为自然数，η彡2);多端口、多沟道浮体存储器如附图I所示，这里η = 2，每个存储单元有2个晶体管，每个晶体管包括源区、漏区、栅以及位于源区和漏区之间的体区，相邻晶体管间共享源区，每个晶体管导通时，该晶体管的源和漏间形成导电沟道；每个晶体管有I条字线和I条位线；每个晶体管的位线可以与一个输入/输出端口相连；存储单元中的不同晶体管位于同一浮体中，浮体与周围电隔离；不同晶体管的字线位线对彼此独立， 可以同时或分时被选中，进而同时或分时选中相应的不同晶体管，通过相应的端口可以同时或分时进行读取和刷新的存储操作。刷新操作和读操作相互独立，互不影响，外围电路可以随时到存储单元读取数据，以此实现高速读取。这种器件可以用作嵌入式动态随机存储器，能够显著提高读操作的速度，并可通过调整刷新操作的频率满足不同的功耗需求；用于静态随机存取时，能够大大缩小存储单元的面积和功耗。图1(a) (b)分别是多端口、多沟道随机存储器(η = 2)的存储单元剖面结构以及由数个存储单元组成静态随机存储器的实施例，一个存储单元100中有两个N沟道金属氧化物场效应晶体管的情形，有两个沟道、两个端口，具体为=P-型硅衬底101，N-型隐埋层102，102上表面在P型衬底101表面以下第一深度，101和102之间形成耗尽区103-104，浅槽隔离区105，浅槽隔离区105的深度深于半导体表面以下第一深度，即深入102上表面下方。106和107分别为第一晶体管重掺杂N++型的源区和漏区，108和109分别为第一晶体管轻掺杂N+型的源区和漏区，110为第二晶体管重掺杂N++型的漏区，第二晶体管重掺杂N++型的源区与第一晶体管N++重掺杂的源区106共享，111和112分别为第二晶体管轻掺杂N+型的源区和漏区，108和109分别为第一晶体管轻掺杂N+型的源区和漏区，第一晶体管的栅电极114，第二晶体管的栅电极115，第一晶体管的侧壁区116-117，第二晶体管的侧壁区118-119，第一晶体管和第二晶体管的栅氧化层120-121，第一晶体管、第二晶体管的N型的源区和漏区与P型衬底间形成耗尽区104，STI 105、耗尽区103、耗尽区104围成与周围电隔离的浮体区113。第一晶体管和第二晶体管共享的源区106—般接地。第一晶体管和第二晶体管各有一对字线位线对，其中第一晶体管位线BLl连至第一晶体管的漏区107，并与第一端口相连，第二晶体管位线BL2连至第二晶体管的漏区109，并与第二端口相连，第一条字线WLl连至第一晶体管的栅电极114，第二条字线WL2连至第二晶体管的栅电极115。第一晶体管重掺杂N++型的漏区107、浮体区113、两晶体管共享N++重掺杂的源区106构成寄生三极管122 ;第二晶体管重掺杂N++型的漏区110、浮体区113、两晶体管共享N++重掺杂的源区106构成寄生三极管123，但是在现有的操作电压下，122和123始终处于关断状态，读出电流仅为MOS电流；现有技术多端口、多沟道浮体存储器操作方法如下写I :向一个晶体管(该管称为写管)的位线施加第一电压，字线施加第二电压，第一电压的值比第二电压大，引发热载流子注入，使空穴注入浮体，降低该晶体管的阈值电压；或者为写管的位线施加第三电压，字线施加第四电压，第四电压为负向电压，引发栅致势垒降低(GIDL)，使空穴注入浮体，降低晶体管的阈值电压。写O :为写管的位线施加第五电压，第五电压为负向电压，字线施加第六电压，造成浮体-漏区PN结的正偏，抽取浮体中的空穴，提高晶体管的阈值电压。刷新根据存储单元原有的数据为第一晶体管的字线和位线施加写O或写I所需的电压，达到刷新存储单元原有数据的目的读在另一个晶体管(该管称为读管)的位线和字线分别施加第七电压和第八电压，通过读管的端口读取该MOS管的电流，I和O的状态分别对应大的电流和小的电流，从而分辨出不同的存储状态。 多端口、多沟道存储器的核心思想是写/刷新、读取彼此独立的，可以在任意时刻写/刷新以补充流失的存储空穴，而不考虑读操作是否进行。但是由于体硅衬底的浮体器件本身的隔离不充分，写“I”、写“O”的效果不够明显，传统的读取方法的初始存储窗口很小(存储窗口 = 11-10)，仅为6 7μΑ，而一般灵敏放大器的的读取阈值为5μΑ。这样就要求较高的刷新频率，并且很容易发生误读，如附图2所示。器件等比例缩小后，存储空间和空穴的数量也随之缩小，I_gap会随之减小，无法分辨状态。因此，现有技术多端口、多沟道浮体存储器本身隔离不够充分，存在读取电流差较小的问题。
技术实现思路
有鉴于此，本专利技术提供一种90nm及以下节点多沟道嵌入式动态随机存储器的一种解决方案，可以明显改善器件的操作窗口、数据保持特性、正确率、可靠性等存储特性。为了达到上述目的，本专利技术提供一种多端口，多沟道存储器单元，包括数个存储单元；每个存储单元有η个晶体管(η为自然数，n ^ 2),每个晶体管包括源区、漏区、栅、以及位于源区和漏区之间的体区，相邻晶体管间的源区和漏区相互连接或者共享，每个晶体管导通时，该晶体管的源和漏间形成导电沟道。晶体管源-体区-漏端形成寄生三极管，这里的寄生晶体管可以进行优化，使得它对体区电势的改变更加灵敏；每个晶体管有I对字线位线对，即I条字线和I条字线；每个晶体管的位线可以与一个输入/输出端口相连；存储单元中的不同晶体管位于同一浮体中，浮体与周围电隔离；通过至少一个端口向所述的浮体中注入载流子或抽取载流子，调节晶体管的阈值电压，达到写入信号的目的；通过一个端口读出或通过多个端口同时读出MOS晶体管沟道电流和寄生三极管的电流，通过分辨电流的大小，达到读出信号的目的，大电流代表第一数据状态1，小电流代表第2数据状态O ;通过至少一个端口定期将存储单元中原有信号写回去，达到刷新信号的目的。优选的，不同晶体管的字线位线对彼此独立，可以同时或分时被选中，进而同时或分时选中相应的不同晶体管，通过相应的端口可以同时或分时进行读取和刷新的存储操作。为了达到上述目的，本专利技术提供一种基于多端口，多沟道嵌入式动态随机存储器的新型的操作方法，利用存储器件本身的寄生三极管效应来区分“ I ”和“0”，而不是单纯利用MOS器件的体效应，显著提高了读取正确率与可靠性，也是多端口、多沟道浮体存储器等比例缩小至90nm及以下技术节点的一种理想的操作方式。为了达到上述目的，本专利技术还提供一种多端口，多沟道嵌入式动态随机存储器存储器，包括多端口，多沟道嵌入式动态随机存储器存储器阵列，其包括按行和列的形式排列的多个多端口，多沟道存储器单元；行译码器；列译码器；灵敏放大器；字线驱动模块 ’位线驱动模块；逻辑控制模块，用于控制所述字线驱动模块和所述位线驱动模块在读操作、写操作、数据保持操作以及刷新操作中的时序。附图说明附图I为现有技术多端口、多沟道随机存储器的存储单元剖面结构以及由数个存储单元组成静态随机存储器的实施例；附图2为现有技术多端口、多沟道随机存储器读写/刷新操作关系图； 附图3根据本专利技术一个实施例多端口、本文档来自技高网...

【技术保护点】
一种多端口、多沟道存储器单元，包括：数个存储单元；每个存储单元有n个晶体管，其中n为自然数，n≥2，每个晶体管包括源区、漏区、栅、以及位于源区和漏区之间的体区，相邻晶体管间的源区和漏区相互连接或者共享，每个晶体管导通时，该晶体管的源和漏间形成导电沟道，晶体管的源区、体区和漏区形成双极晶体管结构，即寄生三极管；每个晶体管有1对字线位线对，即1条字线和1条字线；每个晶体管的位线可以与一个输入/输出端口相连；存储单元中的不同晶体管位于同一浮体中，浮体与周围电隔离；通过至少一个端口向所述的浮体中注入载流子或抽取载流子，调节晶体管的阈值电压，达到写入信号的目的；通过一个端口读出或通过多个端口同时读出晶体管导电沟道电流和寄生三极管电流，通过分辨电流的大小，达到读出信号的目的，大电流代表第一数据状态1，小电流代表第2数据状态0；通过至少一个端口定期将存储单元中原有信号写回去，达到刷新信号的目的；不同晶体管的字线位线对彼此独立，可以同时或分时被选中，进而同时或分时选中相应的不同晶体管，通过相应的端口可以同时或分时进行读取和刷新的存储操作。

【技术特征摘要】

【专利技术属性】
技术研发人员：林殷茵，李慧，
申请(专利权)人：复旦大学，
类型：发明
国别省市：