半导体存储器件制造技术

本发明专利技术公开了一种半导体存储器件，包括：读取电路，所述读取电路被配置为在测试模式期间响应于读取使能信号和多个存储体地址而顺序地输出与要测试的所有存储体相对应的多个压缩数据；以及焊盘，所述焊盘被配置为将从读取电路顺序输出的压缩数据传送到半导体存储器件的外部。

【技术实现步骤摘要】

本专利技术的示例性实施例涉及半导体设计技术，更具体地涉及半导体存储器件的测试项目。
技术介绍
一般而言，诸如动态随机存取存储器(DRAM)器件的半导体存储器件支持各种测试项目。执行各种测试是为了降低半导体存储器件的生产成本并提高成品率。在这些测试之中，并行测试能够允许较短的测试时间。下面说明并行测试的背景。高速地测试数以千计的存储器单元以及高可靠性地测试半导体存储器件是重要的。特别地，由于缩短产品的到出货之前为止的测试时间以及缩短用于开发半导体存储器件的时间直接影响产品的生产成本，因此，就生产效率和制造商之间的竞争而言，缩短测试时间是重要的问题。现有的半导体存储器件针对每个存储器单元(memory cell)进行测试以便检查存储器单元是否发生故障。随着半导体存储器件的高度集成化，测试时间与集成度成比例地增长。为了减少针对故障测试所花费的时间，提出了并行测试。并行测试的执行过程如下。简略地说，在并行测试中，在多个单元中写入相同的数据。然后，当利用异或门从所述单元读取到相同的数据时，输出“I”且对所述单元做出合格判定。当从所述单元中的任何一个读取到不同的数据时，输出“0”并做出故障判定。这种并行测试并非针对每个存储器单元来执行，而是通过同时激活许多个存储体(bank)并执行写入和读取操作来执行。因此，并行测试可以缩短测试时间。与此同时，双数据速率3 (Double Data Rate 3，DDR3)动态随机存取存储器(DRAM)器件支持X4模式和X8模式的并行测试。X4模式使用4个焊盘来执行并行测试，而X8模式使用8个焊盘来执行并行测试。下面以X4模式的并行测试为例并对其进行描述。首先，参照图I来描述现有的半导体存储器件的读取路径。图I是说明现有的半导体存储器件的读取路径的框图。参见图1，现有的半导体存储器件的读取路径包括第一至第八存储体111、112、113、114、115、116、117 和 118，第一至第八存储体 111、112、113、114、115、116、117 和 118 中的每个包括具有多个存储器单元的存储器单元阵列；第一至第八压缩模块121、122、123、124、125、126，127 和 128，所述第一至第八压缩模块 121、122、123、124、125、126，127 和 128分别将从第一至第八存储体111至118输出的第一至第八存储体数据TGI0#〈0:127〉压缩，并且单独地输出第一至第八压缩数据GI0_0T#〈0:7> ;以及读取电路130，所述读取电路130响应于第一至第八压缩数据GI0_0T#〈0: 7>和读取使能信号DRV_EN而将第一至第四读取数据DATA_DRV〈0:3>分别输出到第一至第四焊盘DQO、DQl、DQ2和DQ3。这里，第一至第八存储体数据TGI0#〈0:127>经由设置在核心区域中的第一全局输入/输出线来传送，而从每个压缩模块输出的第一至第八压缩数据GI0_0T#〈0:7>经由设置在外围区域中的第二全局输A /输出线来传送。与此同时，读取电路130包括第一至第四管道锁存器(pipe latch) 131A、133A、135A和137A以及第一至第四输出电路131B、133B、135B和137B。第一管道锁存器131A将从第一压缩模块121和第二压缩模块122中的任一个输出的多个第一压缩数据GI0_0T0〈0: 7>或多个第二压缩数据GI0_0T1〈0:7>串行化，以输出第一串行数据D0UT〈0>。第二管道锁存器133A将从第三压缩模块123和第四压缩模块124中的任一个输出的多个第三压缩数据GI0_0T2<0:7>或多个第四压缩数据GI0_0T3〈0:7>串行化，以输出第二串行数据D0UT〈1>。第三管道锁存器135A将从第五压缩模块125和第六压缩模块126中的任一个输出的多个第五压缩数据GI0_0T4〈0:7>或多个第六压缩数据GI0_0T5〈0:7>串行化，以输出第三串行 数据D0UT〈2>。第四管道锁存器137A将从第七压缩模块127和第八压缩模块128中的任一个输出的多个第七压缩数据GI0_0T6〈0: 7>或多个第八压缩数据GI0_0I7〈0: 7>串行化，以输出第四串行数据D0UT〈3>。第一至第四输出电路131B、133B、135B和137B响应于读取使能信号DRV_EN而将第一至第四串行数据D0UT〈0: 3>作为第一至第四读取数据DATA_DRV〈0: 3>输出到第一至第四焊盘DQO至DQ3。接下来参照图2和图3描述现有的半导体存储器件的写入路径。图2是说明现有的半导体存储器件的写入路径的框图，且图3是说明图2所示的与入电路的内部的不意图。参见图2，现有的半导体存储器件的写入路径包括第一至第四焊盘DQO至DQ3，所述第一至第四焊盘DQO至DQ3从半导体存储器件的外部接收第一至第四写入数据DIN<0:3> ;和写入电路140，所述写入电路140响应于数据选通信号DQS和DQSB、写入使能信号GI0_EN和经由第一至第四焊盘DQO至DQ3传送来的第一至第四写入数据DIN〈0:3>而产生第一至第六十四阵列数据GI0_0T〈0:63>。这里，第一至第六十四阵列数据GI0_0T〈0:63>经由全局输入/输出线来传送。所述全局输入/输出线与传送第一至第八压缩数据GI0_0T#〈0:7>的第二全局输入/输出线相对应。与此同时，写入电路140包括第一至第四数据阵列模块141、143、145和147。第一至第四数据阵列模块141、143、145和147响应于数据选通信号DQS和DQSB以及写入使能信号GI0_EN来安排与其相对应的第一至第四写入数据DIN〈0:3>，并将数据加载在64个全局输入/输出线之中的与其相对应的16个全局输入/输出线上。例如，如图3所不,第一数据阵列模块141响应于数据选通信号DQS和DQSB以及写入使能信号GI0_EN来安排第一写入数据DIN〈0>并输出16个第一阵列数据GI0_0T#〈0>和GI0_0T#〈4>。当然，尽管图中未示出，但是第二数据阵列模块143响应于数据选通信号DQS和DQSB以及写入使能信号GI0_EN来安排第二写入数据DIN〈1>并输出16个第二阵列数据GI0_0T#〈1>和GI0_0T#〈5>。此夕卜，第三数据阵列模块145响应于数据选通信号DQS和DQSB以及写入使能信号GI0_EN来安排第三写入数据DIN〈2>并输出16个第三阵列数据GI0_0T#〈2>和GI0_0T#〈6>。第四数据阵列模块147响应于数据选通信号DQS和DQSB以及写入使能信号GI0_EN来安排第四写入数据DIN〈3>并输出16个第四阵列数据GI0_0T#〈3>和GI0_0T#〈7>。结果，64个阵列数据GI0_0T#〈0:7>被输出作为第一至第六十四阵列数据GI0_〈0:63>。下面描述具有上述结构的半导体存储器件的操作。在本说明书中，以先写入操作后读取操作的本文档来自技高网...

【技术保护点】

【技术特征摘要】
2011.02.28 KR 10-2011-00178041.一种半导体存储器件，包括 读取电路，所述读取电路被配置为在测试模式期间响应于读取使能信号和多个存储体地址而顺序地输出与要测试的所有存储体相对应的多个压缩数据；以及 焊盘，所述焊盘被配置为将从所述读取电路顺序地输出的所述压缩数据传送到所述半导体存储器件的外部。2.如权利要求I所述的半导体存储器件，其中，所述读取电路包括 多个管道锁存器，所述多个管道锁存器被配置为锁存所述压缩数据；以及 输出控制器，所述输出控制器被配置为响应于所述存储体地址和所述读取使能信号来顺序地输出从所述管道锁存器输出的锁存数据。3.如权利要求I所述的半导体存储器件，其中，所述压缩数据经由相应的全局输入/输出线被施加到所述读取电路。4.如权利要求3所述的半导体存储器件，其中，所述全局输入/输出线设置在外围区域中。5.如权利要求2所述的半导体存储器件，其中，所述输出控制器包括 输出转换单元，所述输出转换单元被配置为响应于所述存储体地址来将所述锁存数据串行化并输出串行化数据；以及 输出驱动单元，所述输出驱动单元被配置为响应于所述读取使能信号来将从所述输出转换单元传送来的所述串行化数据输出到所述焊盘。6.如权利要求5所述的半导体存储器件，其中，所述输出转换单元包括 选择信号发生元件，所述选择信号发生元件被配置为通过将所述存储体地址进行译码来产生被顺序地使能的多个选择信号；以及 顺序传送元件，所述顺序传送元件被配置为响应于所述选择信号来顺序地传送所述锁存数据。7.如权利要求6所述的半导体存储器件，其中，所述选择信号发生元件包括 反相単元，所述反相単元被配置为将所述存储体地址反相，以输出反相存储体地址；以及 逻辑组合器，所述逻辑组合器被配置为将所述存储体地址与从所述反相单元输出的所述反相存储体地址进行逻辑组合，以输出所述选择信号。8.如权利要求6所述的半导体存储器件，其中，所述顺序传送元件将所述锁存数据反相并输出反相锁存数据。9.如权利要求5所述的半导体存储器件，其中，所述输出驱动单元包括 预驱动元件，所述预驱动元件被配置为响应于所述读取使能信号来控制从所述输出转换单元输出的所述串行化数据的转换速率；以及 主驱动元件，所述主驱动元件被配置为控制所述预驱动元件的输出信号的驱动カ。10.如权利要求3所述的半导体存储器件，还包括 写入电路，所述写入电路与所述焊盘相耦接，并且被配置为经由所述焊盘从所述半导体存储器件的外部接收第一写入数据，并响应于测试模式信号、数据选通信号、写入使能信号和经由所述焊盘传送来的所述第一写入数据来产生加载在所述全局输入/输出线上的多个第二写入数据。11.如权利要求10所述的半导体存储器件，其中，经由所述焊盘传送来的所述第一写入数据具有预定的突发长度。12.—种半导体存储器件，包括 多个存储体； 多个压缩模块，所述多个压缩模块被配置为分别将由所述存储体提供的多个第一读取数据压缩，并输出多个第二读取数据； 多个管道锁存器，所述多个管道锁存器被配置为锁存所述第二读取数据并串行地输出 第三读取数据； 输出控制器，所述输出控制器被配置为响应于读取使能信号和多个存储体地址而从所述管道锁存器接收所述第三读取数据并顺序地输出第四读取数据；以及 焊盘，所述焊盘被配置为将从所述输出控制器顺序地输出的所述第四读取数据传送到所述半导体存储器件的外部。13.如权利要求12所述的半导体存储器件，其中，所述压缩模块的数量与所述存储体的数量--对应。14.如权利要求13所述的半导体存储器件，其中，所述压缩模块中的每个包括多个压缩单元，所述多个压缩单元被配置为接收所述第一读取数据之中的预定数量的数据，并行地将所接收的第一读取数据压缩，并输出所述第二读取数据。15.如权利要求12所述的半导体存储器件，其中，所述管道锁存器锁存从所述多个压缩模块中的压缩模块组输出的所述第二读取数据。16.如权利要求15所述的半导体存储器件，其中，所述压缩模块组包括两个或更多个压缩模块。17.如权利要求12所述的半导体存储器件，其中，所述第一读取数据经由相应的第一全局输入/输出线输入到所述压缩模块中，以及 所述第二读取数据经由相应的第二全局输入/输出线输入到所述管道锁存器中。18.如权利要求17所述的半导体存储器件，其中，所述第一全局输入/输出线设置在核心区域中，且所述第二全局输入/输出线设置在外围区域中。19.如权利要求12所述的半导体存储器件，其中，所述输出控制器包括 输出转换单元，所述输出转换单元被配置为响应于所述存储体地址而将从所述管道锁存器接收的所述第三读取数据串行化并输出串行化的第三读取数据；以及 输出驱动单元，所述输出驱动单元被配置为响应于所述读取使能信号而输出从所述输出转换单元传送来的所述串行化的第三读取数据。20.如权利要求19所述的半导体存储器件，其中，所述输出转换单元包括 选择信号发生元件，所述选择信号发生元件被配置为通过将所述存储体地址进行译码来产生被顺序地使能的多个选择信号；以及 顺序传送元件，所述顺序传送元件被配置为响应于所述选择信号而顺序地传送从所述管道锁存器接收的所述第三读取数据。21.如权利要求20所述的半导体存储器件，其中，所述选择信号发生元件包括 反相単元，所述反相単元被配置为将所述存储体地址反相，以输出反相存储体地址；以及逻辑组合器，所述逻辑组合器被配置为将所述存储体地址与从所述反相単元接收的所述反相存储体地址进行逻辑组合，以产生所述选择信号。22.如权利要求20所述的...

【专利技术属性】
技术研发人员：丘泳峻，金基镐，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：