本发明专利技术公开了一种提高半导体器件可靠性的方法。在一个半导体芯片(CPH)内形成有开关用功率MOSFET、以及用于侦测流经所述功率MOSFET的电流且面积比所述功率MOSFET小的感应MOSFET，而且，所述半导体芯片(CPH)经由导电性接合材料搭载于芯片搭载部上，且被树脂封装。其中，在半导体芯片(CPH)的主表面上，形成有感应MOSFET的感应MOSFET区域(RG2)位于感应MOSFET的源极用焊盘(PDHS4)的内侧。而且，在半导体芯片(CPH)的主表面上，感应MOSFET区域(RG2)由形成有功率MOSFET的区域所包围。
【技术实现步骤摘要】
本专利技术涉及一种半导体器件，尤其涉及一种适用于对形成有开关用晶体管的半导体芯片进行树脂封装的半导体器件的有效技术。
技术介绍
近年来，为了实现电源电路等的小型化及支持高速响应，正在推进电源电路中所用的功率金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field EffectTransistor, MOSFET)的高频化。尤其是桌面型或笔记本式的个人电脑、服务器或游戏机等的CPU(CentralProcessing Unit :中央处理器)或DSP(Digital Signal Processor :数字信号处理器)等 趋于大电流化及高频化。为此，也在推进构成对所述CPU或DSP的电源进行控制的非绝缘型DC-DC转换器的功率MOSFET的技术开发，以应对大电流及高频化的趋势。被广泛用作电源电路的一例的DC-DC转换器具有使高侧开关用功率MOSFET与低侧开关用功率MOSFET串联的结构。高侧开关用功率MOSFET具有DC-DC转换器控制用开关功能，低侧开关用功率MOSFET具有同步整流用开关功能，通过这两个功率MOSFET在取得同步时的交替导通/断开，来进行电源电压的转换。在日本特开2005-322781号公报(专利文献I)中，公开了设有电流感应部的半导体芯片相关的技术。在日本特开平07-058293号公报(专利文献2)中，公开了设有温度检测用二极管的半导体芯片相关的技术。在日本特开2011-49273号公报(专利文献3)中，公开了设有温度侦测元件的半导体芯片相关的技术。在日本特开2009-268336号公报(专利文献4)中，公开了设有感温二极管的半导体芯片相关的技术。在日本特开2006-302977号公报(专利文献5)中，公开了设有温度检测用二极管的半导体芯片相关的技术。在日本特开2008-17620号公报(专利文献6)中，公开了以下半导体器件相关的技术，即，将第一、第二及第三半导体芯片搭载到同一个封装中，其中，所述第一半导体芯片为第一功率M0SFET，所述第二半导体芯片为第二功率M0SFET，所述第三半导体芯片包含驱动第一、第二功率MOSFET的驱动电路。专利文献I日本特开2005-322781号公报专利文献2日本特开平07-058293号公报专利文献3日本特开2011-49273号公报专利文献4日本特开2009-268336号公报专利文献5日本特开2006-302977号公报专利文献6日本特开2008-17620号公报
技术实现思路
根据本案专利技术人的研究，可得出以下结论。本案专利技术人对通过以下方式制造的半导体器件进行了研究，S卩，在一个半导体芯片内形成开关用功率MOSFET、以及面积比所述功率MOSFET小的用于侦测流经所述功率MOSFET的电流的感应M0SFET，并将所述半导体芯片经由导电性接合材料搭载到芯片搭载部上并进行封装。所述半导体器件通过感应MOSFET来侦测流经功率MOSFET的电流，并根据流经感应MOSFET的电流来控制功率M0SFET。例如，根据流经感应MOSFET的电流而判断流经功率MOSFET的电流为过剩时，将强制性地切断功率M0SFET，以保护半导体器件及使用所述半导体器件的电子器件。但是，如果对所述半导体器件施加热应力(例如使用中的热负载或温度循环测试 等)，则介隔在半导体芯片与芯片搭载部之间的导电性接合材料可能产生裂痕或剥离。在导电性接合材料中，产生了裂痕或剥离的区域将使电流难以通过，基本无法发挥作为电流路径的功能。流经功率MOSFET的电流与流经感应MOSFET的电流具有规定的比率，但当介隔在半导体芯片与芯片搭载部之间的导电性接合材料产生裂痕或剥离时，所述比率会发生变动，因而在通过感应MOSFET来侦测流经功率MOSFET的电流时有可能导致精度下降。这将导致半导体器件的可靠性下降。本专利技术的目的在于提供一种能够提高半导体器件的可靠性的技术。本专利技术的所述内容及所述内容以外的目的和新特征在本说明书的描述及附图说明中写明。下面简要说明本专利申请书中所公开的专利技术中具有代表性的实施方式的概要。具有代表性的实施方式所涉及的半导体器件是将半导体芯片经由导电性接合材料而接合到具有导电性的芯片搭载部上，并经树脂封装的半导体器件。所述半导体芯片中形成有主MOSFET和面积比主MOSFET小且用于侦测流经主MOSFET的电流的感应M0SFET。并且，在所述半导体芯片的主表面上，形成有所述感应MOSFET的区域位于所述感应MOSFET的源极用焊盘的内侧。此外的具有代表性的实施方式所涉及的半导体器件是将半导体芯片经由导电性接合材料而接合到具有导电性的芯片搭载部上，并经树脂封装的半导体器件。所述半导体芯片中形成有主MOSFET和面积比主MOSFET小且用于侦测流经主MOSFET的电流的感应MOSFET0并且，在所述半导体芯片的主表面中，形成有所述感应MOSFET的区域被形成有所述主MOSFET的区域所包围。下面简要说明关于本专利申请书中所公开的专利技术中根据具有代表性的实施方式所获得的效果。根据代表性的实施方式，能够提高半导体器件的可靠性。附图说明图I所示的是使用本专利技术一实施方式的半导体器件的电子器件的一例的电路图。图2所示的是本专利技术一实施方式的半导体器件的俯视透视图。图3所示的是本专利技术一实施方式的半导体器件的俯视透视图。图4所示的是本专利技术一实施方式的半导体器件的俯视透视图。图5所示的是本专利技术一实施方式的半导体器件的剖面图。图6所示的是本专利技术一实施方式的半导体器件的剖面图。图7所示的是本专利技术一实施方式的半导体器件的剖面图。图8所示的是本专利技术一实施方式的半导体器件的安装例的主要部分俯视图。图9所示的是图8的安装例的侧视图。图10所示的是本专利技术一实施方式的半导体器件中所用的半导体芯片的芯片布局的俯视图。 图11所示的是本专利技术一实施方式的半导体器件中所用的半导体芯片的芯片布局的俯视图。图12所示的是本专利技术一实施方式的半导体器件中所用的半导体芯片的芯片布局的俯视图。图13所示的是本专利技术一实施方式的半导体器件中所用的半导体芯片的主要部分剖面图。图14所示的是本专利技术一实施方式的半导体器件中所用的半导体芯片的主要部分剖面图。图15所示的是本专利技术一实施方式的半导体器件中所用的半导体芯片的主要部分剖面图。图16所示的是本专利技术一实施方式的半导体器件中所用的半导体芯片的主要部分剖面图。图17所示的是课题的说明图。图18所示的是课题的说明图。图19所示的是图17的状态的等效电路图。图20所示的是图18的状态的等效电路图。图21所示的是本专利技术一实施方式的半导体器件的说明图。图22所示的是本专利技术一实施方式的半导体器件的说明图。图23所示的是本专利技术一实施方式的半导体器件中所用的半导体芯片的芯片布局的俯视图。图24所示的是本专利技术一实施方式的半导体器件中所用的半导体芯片的芯片布局的俯视图。图25所示的是本专利技术一实施方式的半导体器件中所用的半导体芯片的芯片布局的俯视图。图26所示的是第一变形例的半导体芯片的芯片布局的俯视图。图27所示的是第一变形例的半导体芯片的芯片布局的俯视图。图28所示的是第一变形例的半导体芯片的芯片布局的俯视图。图29所示的是第一变形例的半导体芯片的主要部分剖面图。图30所本文档来自技高网...
【技术保护点】
一种半导体器件，包括：第一芯片搭载部，所述第一芯片搭载部具有导电性；第一半导体芯片，所述第一半导体芯片具有第一主表面和处于所述第一主表面相反一侧的第一背面，所述第一背面经由导电性接合材料与所述第一芯片搭载部接合；以及封装部，所述封装部对所述第一半导体芯片及所述第一芯片搭载部的至少一部分进行封装，该半导体器件的特征在于，在所述第一半导体芯片上形成有漏极彼此电连接且栅极彼此电连接的第一MOSFET及第二MOSFET，所述第一MOSFET形成于所述第一半导体芯片的所述第一主表面的第一区域上，所述第二MOSFET形成于所述第一半导体芯片的所述第一主表面的第二区域上，并且所述第二MOSFET是用于检测流经所述第一MOSFET的电流的元件，与所述第一MOSFET、所述第二MOSFET的栅极电连接的第一栅极焊盘、与所述第一MOSFET的源极电连接的第一源极焊盘、以及与所述第二MOSFET的源极电连接的第二源极焊盘形成于所述第一半导体芯片的所述第一主表面上，与所述第一MOSFET、所述第二MOSFET的漏极电连接的漏极电极形成于所述第一半导体芯片的所述第一背面上，在所述第一半导体芯片的所述第一主表面上，所述第二区域的面积比第一区域小，且所述第二区域位于所述第二源极焊盘的内侧。...
【技术特征摘要】
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【专利技术属性】
技术研发人员：宇野友彰，女屋佳隆，加藤浩一，工藤良太郎，七种耕治，船津胜彦，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：
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