具有减小尺寸的堆叠晶片水平封装制造技术

本发明专利技术公开了一种具有减小尺寸的堆叠晶片水平封装。堆叠晶片水平封装包括具有第一结合垫的第一半导体芯片和具有第二结合垫的第二半导体芯片。半导体芯片的结合垫二者面向相同方向。第二半导体芯片布置成与第一半导体芯片平行。第三半导体芯片布置于用作支撑基板的第一和第二半导体芯片上方。第三半导体芯片具有在附着时在第一和第二半导体芯片之间露出的第三结合垫。最后，重新分配结构电连接到第一、第二和第三结合垫。

【技术实现步骤摘要】

本专利技术总体上涉及晶片水平封装。
技术介绍
近来，随着半导体制作技术的发展，已经发展出使用适于短时间内处理更多数据的半导体器件的各种类型半导体封装。为了改善数据半导体封装的存储容量和数据处理速度，最近已经发展出一种其中多个半导体芯片被堆叠的堆叠半导体封装。 需要穿过半导体芯片的导电布线或者穿通电极，以电连接包含在该堆叠半导体封装内的多个半导体芯片。当堆叠半导体封装的半导体芯片使用导电布线来电连接时，堆叠半导体封装的尺寸由于使用了导电布线而大幅增加。当半导体芯片使用穿通电极来电连接时，由于孔洞形成于半导体芯片内，制作工艺变得更加复杂且生产次品率显著增加。
技术实现思路
本专利技术的实施例涉及堆叠晶片水平封装，其中多个半导体芯片被堆叠而不使用导电布线或穿通电极以及基板。在一个实施例中，堆叠晶片水平封装包括第一半导体芯片，具有第一结合垫；第二半导体芯片，布置成与该第一半导体芯片平行且具有第二结合垫，该第一结合垫和第二结合垫朝向相同方向；第三半导体芯片，布置于第一和第二半导体芯片上方，并具有在第一和第二半导体芯片之间露出的第三结合垫；以及重新分配结构，与该第一结合垫、第二结合垫和第三结合垫电连接。该堆叠晶片水平封装还可包括夹置于该第一和第二半导体芯片与该第三半导体芯片之间的粘合构件。该堆叠晶片水平封装还可包括具有收纳部以围绕该第三半导体芯片的成形构件，该第三半导体芯片插入到该收纳部内。该第一至第三半导体芯片的至少之一可以是与其余不同类型的半导体芯片。该第一和第二结合垫分别布置在该第一和第二半导体芯片的表面的中心区域。备选地,该第一和第二结合垫可分别布置在该第一和第二半导体芯片的表面的边缘区域。该第一和第二结合垫布置于大致上同一平面上。该重新分配包括第一绝缘层图案，覆盖第一、第二和第三半导体芯片并具有用于露出该第一至第三结合垫的第一开口 ；第一重新分配，布置于该第一绝缘层图案上方并与该第一结合垫电连接；第二重新分配，布置于该第一绝缘层图案上方并与该第二结合垫电连接；第三重新分配，布置于该第一绝缘层图案上方并与该第三结合垫电连接；以及第二绝缘层图案，布置于该第一绝缘层图案，并具有用于露出第一至第三结合垫的一部分的第二开口。该重新分配还可包括与该第一至第三结合垫电连接的焊球。该第一至第三结合垫的至少两个相互电连接。在另一实施例中，堆叠晶片水平封装包括绝缘构件，包括具有收纳部的芯片区域以及布置该芯片区域外围的外围区域；第一半导体芯片，结合到该收纳部并具有第一结合垫；第二半导体芯片，布置在第一半导体芯片上方并具有电连接到第一连接电极的第二结合垫，该第一连接电极贯穿该绝缘构件的与外围区域相对应的一部分；第三半导体芯片，布置在第一半导体芯片上方并具有电连接到第二连接电极的第三结合垫，该第二连接电极贯穿该绝缘构件的与外围区域相对应的一部分；以及重新分配结构，与该第一结合垫、第一连接电极和第二连接电极电连接。该绝缘构件的厚度与该第一半导体芯片的厚度大致上相同。该第二和第三结合垫分别布置在该第二和第三半导体芯片的表面的中心区域。备选地，该第二和第三结合垫可分别布置在该第二和第三半导体芯片的表面的边缘区域。该重新分配包括第一绝缘层图案，覆盖该第一半导体芯片和该绝缘构件，并具有 第一绝缘层图案上方并与该第一结合垫电连接；第二重新分配，布置于该第一绝缘层图案上方并与该第一连接电极电连接；第三重新分配，布置于该第一绝缘层图案上方并与该第二连接电极电连接；以及第二绝缘层图案，布置于该第一绝缘层图案上方，并具有用于露出第一至第三结合垫的一部分的第二开口。该第一至第三半导体芯片的至少之一是与其余不同类型的半导体芯片。在另一实施例中，堆叠晶片水平封装包括绝缘构件，包括具有穿通部分的芯片区域以及布置于芯片区域外围的外围区域；第一半导体芯片，结合到该穿通部分并具有第一结合垫；第二半导体芯片，布置在该第一半导体芯片上并具有电连接到连接电极的第二结合垫，该连接电极贯穿该绝缘构件的与外围区域相对应的一部分；以及重新分配结构，与该第一结合垫和该连接电极电连接。该绝缘构件包括第一绝缘构件和第二绝缘构件，且第一和第二绝缘构件是挠性的。该重新分配包括第一绝缘层图案，覆盖该第一半导体芯片和该绝缘构件，并具有用于露出该第一结合垫和该连接电极的第一开口 ；第一重新分配，布置于该第一绝缘层图案上方并与该第一结合垫电连接；第二重新分配，布置于该第一绝缘层图案上方并与该连接电极电连接；以及第二绝缘层图案，布置于该第一绝缘层图案上方，并具有用于露出第一和第二结合垫的一部分的第二开口。该第一和第二半导体芯片是相互不同类型的半导体芯片。该第二半导体芯片的尺寸大于该第一半导体芯片的尺寸，且该第二半导体芯片覆盖该第一半导体芯片。该第一和第二重新分配相互电连接。附图说明图I为说明本专利技术实施例的堆叠晶片水平封装的截面图。图2为说明置于载体基板上方的第三半导体芯片的截面图。图3为说明形成于图2所示载体基板上方的初级成形构件的截面图。图4为说明置于图3所示第三半导体芯片上方的第一和第二半导体芯片的截面图。 图5至图7为说明在图4所示第一至第三半导体芯片中形成的重新分配结构的截面图。图8为说明图7的载体基板被除去的截面图。图9为说明堆叠晶片水平封装从图8的结构分离的截面图。图10为说明本专利技术另一实施例的堆叠晶片水平封装的截面图。图11至图13为说明用于制作图10所示堆叠晶片水平封装的方法的步骤的截面图。图14为说明本专利技术另一实施例的堆叠晶片水平封装的截面图。图15为说明本专利技术再一实施例的堆叠晶片水平封装的截面图。具体实施例方式图I为说明本专利技术实施例的堆叠晶片水平封装的截面图。参考图1，堆叠晶片水平封装100包括第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和重新分配结构(未示出)。此外，堆叠晶片水平封装100还可包括粘合构件140和成形构件170。本专利技术实施例的第一和第二半导体芯片110和120作为用于支撑第三半导体芯片130的基板。在本实施例中，由于第一和第二半导体芯片110和120作为用于支撑第三半导体芯片130的基板，本专利技术实施例的堆叠晶片水平封装100不需要单独的基板用于支撑第一至第三半导体芯片110、120和130。相应地，本专利技术实施例的堆叠晶片水平封装100的厚度和/或体积可以显著减小。具体而言，作为用于支撑第三半导体芯片130的基板的第一半导体芯片110可具有长方体板形状。第一半导体芯片110包括电路部分(未不出)和第一结合垫115。该电路部分(未示出)包括例如存储数据用的数据存储部分(未示出)和处理数据用的数据处理部(未示出)。第一结合垫115置于第一半导体芯片110的表面上并电连接到该电路部分(未不出)。在本实施例中，第一结合垫115可置于第一半导体芯片110表面的中心部分或者置于第一半导体芯片110表面的边缘。作为用于支撑第三半导体芯片130的基板的第二半导体芯片120置为与第一半导体芯片110共面。作为用于支撑第三半导体芯片130的基板的第二半导体芯片120可具有长方体板状。第二半导体芯片120包括电路部分(未示出)和第二结合垫125。该电路部分(未示出)包括例如存储数据用的数据存储部分(未示出)和处理数据用的数据处理部(未示出)。第二结合垫125本文档来自技高网...

【技术保护点】

【技术特征摘要】
2008.01.02 KR 317/081.一种堆叠晶片水平封装，包括绝缘构件，包括具有穿通部分的芯片区域以及邻接该芯片区域布置于两侧的外围区域；第一半导体芯片，结合到该绝缘构件的该穿通部分，并具有在第一半导体芯片表面上形成的第一结合垫；第二半导体芯片，布置在该第一半导体芯片的表面以及该绝缘构件上方，并具有电连接到连接电极的第二结合垫，该连接电极贯穿该绝缘构件的外围区域的一部分；以及重新分配结构，电连接到该第一结合垫和该连接电极。2.如权利要求I所述的堆叠晶片水平封装，其中该重新分配包括第一绝缘层图案，覆盖该第一半导体芯片和该绝缘构件，并具有用于露出该第一结合垫和该连接电极的第一开口；第一重新分配，布置于该...

【专利技术属性】
技术研发人员：金钟薰，徐敏硕，梁胜宅，李升铉，姜泰敏，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：